environnement de conception et de vérification hdl

AHDL-Bro(french)
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CARACTÉRISTIQUES PRODUIT
ENVIRONNEMENT DE CONCEPTION ET DE VÉRIFICATION HDL COMPLET
CONFIGURATION MATÉRIELLE
• 256MB de RAM, 512MB
recommandé
• Microsoft Windows
NT/2000/XP
• Un Disque Dur avec 198
MB d’espace libre
SUPPORT DES STANDARDS
• VHDL 1076-87/93
• Verilog 1364-95/2001
• VITAL 1076.4-95/2000
• SDF 1.0, 2.0 et 3.0
• SystemVerilog 3.1
Interface
• TCL/TK
• PERL
• SWIFT
• PLI /VPI
• VHPI
• CHPI
GESTION DE PROJETS
Espace de Travail Multi-Projets
Gestionnaire de flot de conception FPGA
Interface de Contrôle de Révision
ACTIVE-HDL PE
ACTIVE-HDL EE
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
DÉBOGUAGE AVANCÉ
Suivi d’Objets
Débogueur C
Suivi de Signaux
Débogage Post Simulation
Afficheur Mémoire
Fonction Code Coverage (Instructions/Evénements)
Fonction Signal Agent
Fonction Design Profiler
Flot de Données Avancé
Fonction X-Trace
X
X
X
X
X
En Option
En Option
Seulement EE
Seulement EE
Seulement EE
X
X
X
X
X
X
X
X
X
X
SIMULATION
VHDL, Verilog, ou multi-langage
SystemC (Native SystemC Simulation)
Simulation de Netlists EDIF
Génération de Testbenchs
Simulation/Régression en Mode Batch
Waveform Accéléré (format .asdb –fichier en gigabytes)
Afficheur/Editeur de Waveform
Comparaison de Waveform
Intégration du Job Control (Server Farm)
X
Seulement EE
X
X
X
Seulement EE
X
X
En Option
X
X
X
X
X
X
X
X
En Option
INTERFACES EXTERNES
Interface Synopsys - SWIFT (Modèle SMART)
Interface d’Ecriture Novas – Debussy FSDB
Interface de Modèles Mémoires
En Option
En Option
En Option
X
X
X
CO-SIMULATION
Vérification DSP - MATLAB® / Simulink®
Interface Synthèse C - Celoxica™
X
En Option
X
En Option
CO-VERIFICATION (ALTERA ET XILINX)
CoVer – Carte PCI Altera® - Nios® et Nios® II
CoVer – Carte PCI Xilinx® - Microblaze™
En Option
En Option
En Option
En Option
ENVIRONNEMENT DE CONCEPTION
Editeur HDL (VHDL, Verilog, SystemC, C/C++)
Editeur de Machines d’Etats (FSM)
Editeur de Diagrammes Shématiques (BDE)
Afficheur Hiérarchique avec Support de Configuration
Assistant au Langage (VHDL, Verilog, SystemC)
Import/Export de Symboles Schématiques
Export2HTML
C?urs d’IPs/Générateur de Composants
Code2Graphics (BDE ou FSM) / EDIF2Graphics
• Environnement de Conception
Graphique Windows®
• Simulation multi-langage VHDL,
Verilog, SytemC et EDIF
• Flot FPGA Multi Fondeurs
• Déboguage Avancé
• Support du SystemC Natif
• Gestion de Conception et de
Documentation en Equipe
www.aldec.com
CADvision 2 rue Galilée 78280 GUYANCOURT
Tel: 01 39 30 65 06 Fax: 01 39 30 65 08 email: [email protected]
Active-HDL et Riviera sont des marques déposées d’Aldec. Toutes les marques déposées sont la propriété de leurs propriétaires respectifs.
Rev. AHDL-04/05
VOTRE CHEMIN VERS UNE PLUS
GRANDE PRODUCTIVITÉ
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A
ctive-HDL est l’environnement de conception et de simulation majeur pour toutes les familles de composants FPGA et
CPLD, fournissant flexibilité et fonctionnalités avancées à la
plupart des designs complexes actuels. Active-HDL laisse aux concepteurs le choix d’invoquer des outils de synthèse logique et de
placement-routage tiers depuis un seul environnement simple et
complètement intégré. L’étroite intégration des applications fournit
un contrôle total tout le long de la conception, depuis la saisie
jusqu’à l’implémentation.
Active-HDL est structuré autour de son Gestionnaire de Flot de
Conception simple d’utilisation qui permet au concepteur d’exécuter
toutes les modifications et fonctions dans un seul environnement.
Cette intégration fournit un meilleur contrôle sur le processus de
conception et fait gagner du temps en évitant d’invoquer de multiples fenêtres et processus. De plus, la plupart des librairies fondeurs
tierces arrivent pré-compilées et sont donc prêtes à l’emploi.
FLOT FPGA MULTI
FONDEURS AMÉLIORÉ
Le Flot FPGA multi
fondeurs d’Active-HDL sait
gérer n’importe quelle combinaison d’outils de Synthèse
Logique et
d’Implémentation FPGA. Le
Concepteur Système peut
cibler n’importe quel
fondeur FPGA du marché
depuis un seul environnement intégré.
CONCEPTION GRAPHIQUE
Active-HDL permet à l’utilisateur d’entrer du code VHDL ou
Verilog en utilisant l’Editeur de Machines d’Etats (FSM),
l’Editeur de Diagrammes de Blocs (BDE) ou l’Editeur HDL. Ces
éditeurs graphiques simples à l’emploi supportent aussi des conceptions mixtes HDL et peuvent importer la plupart des conceptions lisibles, même celles réalisées avec un autre éditeur.
SUPPORT DU LANGAGE SYSTEMC NATIF
De nouvelles méthodes de conception continuent à réduire le
temps de vérification. Active-HDL permet de co-simuler des testbenchs SystemC, C/C++ et de continuer à développer des modules
de conception avec du VHDL et du Verilog. Le simulateur se connecte directement au code C compilé et les résultats combinés peuvent être visualisés dans l’Editeur/Afficheur de Waveform.
EXPORT2HTML POUR LA DOCUMENTATION
Les conceptions dans Active-HDL peuvent être exportées facilement vers de l’HTML ou du PDF pour la documentation. Les
conceptions peuvent être partagées entre les membres d’une
équipe et c’est idéal pour la documentation au niveau système.
SUPPORT DE LA CO-SIMULATION – MATLAB/SIMULINK
Active-HDL fournit l’interface et la possibilité de co-simuler des
blocs DSP fonctionnels et des modèles HDL dans un environnement de modélisation mathématique intégré de haut niveau.
Une interface directe vers Mathworks® Simulink automatise le
processus d’installation pour exécuter la co-simulation
avec Active-HDL.
GENERATEUR DE COEURS D'IP
Les concepteurs système ont accès à la plupart des Coeurs d’IP
testés et validés dans l’industrie. Active-HDL fournit aussi un
cryptage pour protéger les IPs partagés entre les utilisateurs. Les
concepteurs peuvent accéder au générateur de coeur d’IP pour
générer des modèles:
• Fonctions Arithmétiques
• Convertisseurs de Code
• Logique Séquentielle
• Eléments de Testbench
• Blocs Mémoire
• Applications Industrielles
• Filtres
• Applications de Communication
CODE COVERAGE
Il identifie les sections de votre conception qui n’ont
pas été exécutées par votre testbench. Cet outil facilite
l’identification des parties du testbench qui pourraient
être améliorées pour la performance et la précision. Le
Code Coverage d’Aldec est intégré dans le noyau de
simulation et supporte le Toggle, le Line et le Branch
Coverage. Le concepteur peut aussi fusionner les
résultats de Code Coverage pour comparer des différences possibles.
ADVANCED DEBUGGING FEATURES
FLOT DE DONNÉES AVANCÉ
Affiche et débogue la conception graphiquement et explore la connectivité physique pour le VHDL et le Verilog en tant que blocs graphiques.
La fenêtre affiche les interconnections dans la conception active durant
la simulation et peut être affichée Hiérarchiquement ou à Plat.
AFFICHEUR DE MÉMOIRE
Affiche le contenu des mémoires définis dans une conception pour du
VHDL et du Verilog. Les valeurs chargées peuvent être observées
durant la simulation dans un afficheur de mémoire graphique et les
résultats peuvent être enregistrés, rechargés et exportés, ce qui peut
être nécessaire pour la programmation des ROMs.
GESTIONNAIRE DE LIBRAIRIE
Le Gestionnaire de Librairie permet une gestion efficace de toutes
les librairies dans l’environnement d’Active-HDL. Les concepteurs
peuvent exécuter n’importe quelle opération suivante sur les
librairies et leurs contenus:
• Attacher, détacher et rafraîchir les librairies
• Crypter les librairies
• Editer des noms logiques pour les librairies
• Voir le contenu des librairies
• Voir les fichiers sources des unités de librairies
• Créer, effacer des unités spécifiques de librairie
• Trouver des unités de conception dans les librairies
SIGNAL AGENT
Surveille et conduit un signal depuis n’importe quel bloc VHDL ou multilangage. Les signaux ne doivent être routés via l’interface ou être déclarés
dans des packages globaux. C’est particulièrement utile dans le développement de testbenchs et dans la vérification des conceptions.
X-TRACE
Détecte des évènements qui causent des valeurs de sortie inattendues
durant la simulation, peuvent être enregistrés et imprimés. La session XTrace est paramétrable et on peut y accéder à travers l’Interface utilisateur. Utiliser X-Trace réduira considérablement le temps de déboguage
général.
DÉBOGUAGE POST SIMULATION
Les tâches requérant beaucoup de temps peuvent être lancées et un historique de tous les signaux est enregistré dans un fichier qui peut être
réaffiché et débogué par la suite. Le fichier de déboguage post-simulation
permet au concepteur de scanner et rescanner le design pour rechercher
des zones spécifiques nécessitant des analyses supplémentaires.
CONCEPTION EN EQUIPE
L’évolution des conceptions a obligé de nombreux concepteurs
FPGA à développer en équipe. Active-HDL fournit des améliorations de productivité tel que le Job Control pour les tâches
prenant beaucoup de temps, telle que la simulation, la synthèse
et l’implémentation. Chaque tâche peut être affectée à un
serveur à distance ou à d’autres ordinateurs pour exécuter la
tâche appropriée, libérant de ce fait le PC du concepteur système
pour réaliser d’autres fonctions.
GÉNÉRATION AUTOMATIQUE DE TESTBENCH
Génère automatiquement un testbench depuis un Waveform
graphique ou une Machine d’Etat. Les concepteurs sont guidés
pas à pas (via l’assistant Testbench) pour créer et exécuter le testbench. Une fois créé, le testbench peut être utilisé à n’importe
quel niveau du processus de conception (Comportemental, RTL
or Temporel).
DESIGN PROFILER
Les blocs de la conception qui prennent le plus de temps en
simulation peuvent être simplement identifiés en utilisant le
Design Profiler. En identifiant ces blocs et en se focalisant sur
les zones qui augmentent le temps de simulation, la simulation
de la conception complète peut être réduite significativement.
Sans la possibilité de voir les caractéristiques de la conception et
identifier la dégradation de la simulation, la simulation peut être
vraiment inefficace.
SUPPORT DU PRODUIT
Aldec fournit le plus haut niveau de support client dans l’industrie.
La maintenance annuelle du produit inclut: un support technique
illimité dans le monde, des versions et des mises à jour du produit
tous les 3 mois, un abonnement à notre newsletter et nos newsgroups et un accès à notre librairie de support en ligne et à notre
base de connaissances.
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AFFICHEUR DE WAVEFORM ACCÉLÉRÉ
Active-HDL inclut un nouvel Afficheur de chronogramme pour
améliorer les performances et accélérer la manipulation des fichiers
de grande taille. On y parvient en utilisant de nombreuses techniques de compression et du formatage de fichier propriétaire
pour un import et un affichage rapide de gros fichiers Waveform.
CODE2GRAPHICS
La fonction Code2Graphics peut représenter graphiquement du
VHDL ou du Verilog, permettant aux concepteurs système de
voir les relations entre les composants utilisés. Les fichiers
graphiques résultants (Diagramme de Blocs ou Machine d’Etat)
peuvent être automatiquement attachés à une conception ou être
enregistrés ailleurs.