plan de cours : gif-7903 - Pixel

PLAN DE COURS
Automne 2013
GIF-7903 83149 - Conception de systèmes VLSI
Informations générales
Crédits : 3
Temps consacré : 3-3-3
Mode d'enseignement : Présentiel
Site Web : http://gif7903.gel.ulaval.ca
Intranet Pixel : https://pixel.fsg.ulaval.ca
Enseignant(s) : Roy, Yves [email protected]
Responsable : à déterminer
Date d'abandon sans échec avec
17 Septembre 2013 à 23h59
remboursement :
Date d'abandon sans échec sans
12 Novembre 2013 à 23h59
remboursement :
Description sommaire
Ce cours traite de la conception de systèmes numériques sur une puce reconfigurable de type FPGA
(«Field-Programmable Gate Array»). La matière couvre le flot de la conception de systèmes
numériques se basant sur un langage de description de matériel évolué (VHDL); le langage VDHL en
modélisation structurale et comportementale; les techniques de simulation; la synthèse logique; les
opérateurs et les représentations arithmétiques sur un circuit numérique; les coeurs d'IP et la
méthodologie des systèmes sur une puce («System-on-a-Chip» ou SoC).
Objectifs
À la fin de ce cours, l'étudiant devra être en mesure de :
• connaître l'architecture des divers types de composants logiques programmables (PALs,
EPLDs, FPGAs et CPLDs), en particulier l'architecture de certaines familles représentatives
de FPGAs, et être en mesure d'effectuer un choix éclairé quant à la composante adéquate pour
une application donnée;
• maîtriser le langage de description de matériel VHDL, en tant qu'outil de description, de
simulation et de synthèse;
• maîtriser le flot de conception de circuits numériques sur puces FPGA, depuis le design de
référence jusqu'à la validation par le biais de bancs d'essai;
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• maîtriser les techniques de conception de base en logique combinatoire et séquentielle et être
capable de déterminer, pour un problème donné, le compromis approprié entre une
implantation série et une implantation parallèle;
• comprendre les diverses représentations arithmétiques de base de même que les techniques de
conception d'opérateurs arithmétiques;
• comprendre l'intégration de blocs fonctionnels en un système de haut niveau dans le cadre de
la méthodologie système sur puce (``System-on-a-Chip'');
• maîtriser les outils de simulation et synthèse logique ainsi que les outils de placement et
routage automatique associés à la plateforme FPGA privilégiée au laboratoire.
Contenu
• Introduction (3h) : Plan de cours, critères d'évaluation, historique du VLSI, cube de
performance, fossé du design, matériel vs logiciel, exemples de fonctions logiques.
• Circuits logiques (3h) : Types de circuits, modules logiques (fonctions, processus), logique
combinatoire, machines à états, avant-goût du VHDL (entité, architecture, processus).
• Technologies logiques (6h) : Arbre de la logique, dispositifs logiques programmables (PALs,
EPLDs, FPGAs, CPLDs), types de reprogrammabilité, architectures de FPGAs choisies (e.g.
Xilinx, Altera, Actel, Atmel).
• Introduction au VHDL (6h) : Flot de design VHDL, survol, éléments lexicologiques, types
de données, logique standard, standard numérique, commandes parallèles.
• Synthèse de circuits numériques (2h) : Utilisation du VHDL en synthèse de circuits,
contraintes et divergences avec le VHDL standard, logiciels de synthèse.
• Opérateurs arithmétiques (3h) : Représentations arithmétiques alternatives (e.g.
arithmétique redondante), multiplieurs série et parallèle, multiplieurs en tableaux, multiplieurs
de Booth modifié.
• Designs paramétrisables et bancs d'essai (3h) : Clauses generic, configurations, bancs
d'essai par vecteurs de test et par régression.
• Simulation comportementale (2h) : Utilisation du VHDL en simulation de circuits,
contraintes et divergences avec le VHDL standard, simulateurs.
• Modularité et gestion de projets complexes en VHDL (3h) : Structures block, paquets,
sous-programmes, bibliothèques.
• Pipelinage, structures en arbre et en cascade (2h) : FPGAs en traitement de signal,
pipelinage, structures récursives en VHDL.
• VHDL avancé (3h) : Variables partagées, alias, résolution des signaux, ports, bus, styles de
modélisation, signaux gardés.
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• Intégration de systèmes (3h) : Interconnexion de blocs fonctionnels, bus partagé,
méthodologie système-sur-puce, réseautique-sur-puce, bus Wishbone, réseaux reconfigurables
analogiques, hybrides
Déroulement du cours
L'enseignement est de type magistral à raison de 3 heures par semaine et comporte une séance de
laboratoire hebdomadaire en horaire libre. Certaines périodes du cours se dérouleront en laboratoire
plutôt qu'en classe selon les besoins de la formation.
Les calculatrices approuvées par la faculté sont permises aux examens, mais généralement inutiles.
Les notes de cours et autres documents pertinents sont permis aux examens.
Détails sur les modalités d'évaluation
La pondération se détaille comme suit: un examen partiel valant 35%; un examen final valant 35%; 5
laboratoires valant 6% chacun.
L'étudiant qui n'obtient pas la note de passage pour l'ensemble des examens individuels obtient un
échec.
La note de passage est fixée à 50%.
Les dates de remise des travaux pratiques sont des vendredis. Un travail remis en retard vaudra au plus
4 points sur 6 si le retard est inférieur à 24 heures et il vaudra au plus 2 points sur 6 si le retard se situe
entre 24 et 48 heures. Le travail remis en retard ne sera pas corrigé s'il est remis le lundi suivant la date
applicable ou plus tard.
Les révisions de notes seront faites conformément à la procédure officielle du réglement des études et
aux règles de la faculté seulement. La cote ne sera disponible que lors de l'émission du relevé de notes.
Les sanctions les plus sévères seront appliquées aux étudiants qui se rendent coupables de plagiat, tant
aux examens que dans les travaux pratiques
Échelle des cotes (cycle 2,3)
Échelle des cotes
A+ [ 90.00 - 100 ]
A [ 86.00 - 89.99 ]
A- [ 82.00 - 85.99 ]
Réussite
B+ [ 80.00 - 81.99 ]
B [ 77.00 - 79.99 ]
B- [ 74.00 - 76.99 ]
Réussite
C+ [ 70.00 - 73.99 ]
C [ 65.00 - 69.99 ]
E [ 0.00 - 64.99 ]
X
Réussite
Échec
Abandon sans échec
(dans les délais prévus)
Bibliographie
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Obligatoire :P. J. AHSENDEN, The Designer's Guide to VHDL, 3e éd., Morgan-Kaufmann
Publishers, 2002.
Supplémentaires :
W. WOLF, FPGA-Based System Design. Prentice-Hall, 2004.
J. BHASKER, A VHDL Primer, 3e ed.. Prentice-Hall PTR, 1999.
D. PELLERIN et D. TAYLOR, VHDL Made Easy. Prentice-Hall, 1997.
J. F. WAKERLY, Digital Design: Principles and Practices. Prentice-Hall, 2001.
C. MAXFIELD, The Design Warrior's Guide to FPGAs, Elsevier, 2004.
Modalités d'évaluation
Examen
Date
Heure
Pondération
de
la note finale
Document(s) autorisé(s)
Examen 1
Mercredi 23 octobre 2013
11h30 à 13h30
35.00%
Manuel obligatoire + notes de cours
Examen 2
Mercredi 18 décembre
2013
11h30 à 13h30
35.00%
Manuel obligatoire + notes de cours
Travail
Travail 1
Travail 2
Travail 3
Travail 4
Travail 5
Équipes
2à3
Date d'échéance
Heure
Vendredi 4 octobre 2013
23h55
2à3
Vendredi 18 octobre
2013
23h55
2à3
Vendredi 8 novembre
2013
23h55
2à3
Vendredi 22 novembre
2013
23h55
2à3
Vendredi 13 décembre
2013
23h55
Date
d'activité
Heure
Pondération de la note
finale
n/a
n/a
6.00%
n/a
n/a
6.00%
n/a
n/a
6.00%
n/a
n/a
6.00%
n/a
n/a
6.00%
Horaire et disponibilités
4/6
Cours en classe : Mercredi 11h30 à 13h20 PLT-2508
Vendredi 11h30 à 12h20 PLT-2512
Disponibilité de l'enseignant : Vendredi 13h00 à 14h00 PLT-3104
(du 13 sept. au 13 déc.)
Politique sur l'utilisation d'appareils électroniques pendant une séance d'évaluation
L'utilisation d'appareils électroniques (cellulaire ou autre appareil téléphonique sans fil, pagette,
baladeur, agenda électronique, etc.) est interdite au cours d'une séance d'évaluation et de toute autre
activité durant laquelle l'enseignant l'interdit.
De plus, seuls certains modèles de calculatrices sont autorisés durant les séances d'évaluation.
Les modèles suivants sont autorisés :
Hewlett Packard
Texas Instrument
Sharp
HP 20S, HP 30S, HP 32S2, HP 33S, HP 35S
TI-30Xa, TI-30XIIB, TI-30XIIS, TI-36X, BA35
EL-531*, EL-535-W535, EL-546*, EL-510 R, EL-520*
FX-260, FX-300 MS, FX-350 MS, FX-300W Plus, FX-991MS, FX-991ES,
Casio
FX-991W, FX-991ES Plus C
* Calculatrices Sharp: sans considération pour les lettres qui suivent le numéro
Dans tous ces cas, la calculatrice doit être validée par une vignette autocollante émise par la COOP
étudiante ZONE.
Information spécifique aux étudiants de l'École d'actuariat
Les calculatrices autorisées lors des examens sont uniquement les modèles répondant aux normes de la
Society of Actuaries et de la Casualty Actuarial Society pour leurs examens, soit les modèles Texas
Instruments suivants :
• BA-35 (solaire ou à pile)
• BA II Plus
• BA II Plus Professional
• TI-30Xa
• TI-30X II (IIS ou IIB)
• TI-30X MultiView (XS ou XB)
Politique sur le plagiat et la fraude académique
Règles disciplinaires
Tout étudiant qui commet une infraction au Règlement disciplinaire à l'intention des étudiants de
l'Université Laval dans le cadre du présent cours, notamment en matière de plagiat, est passible des
sanctions qui sont prévues dans ce règlement. Il est très important pour tout étudiant de prendre
connaissance des articles 28 à 32 du Règlement disciplinaire. Celui-ci peut être consulté à l'adresse
suivante:
http://www.ulaval.ca/sg/reg/Reglements/Reglement_disciplinaire.pdf
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Plagiat
Tout étudiant est tenu de respecter les règles relatives au plagiat. Constitue notamment du plagiat le
fait de:
1. copier textuellement un ou plusieurs passages provenant d'un ouvrage sous format papier ou
électronique sans mettre ces passages entre guillemets et sans en mentionner la source;
2. résumer l'idée originale d'un auteur en l'exprimant dans ses propres mots (paraphraser) sans en
mentionner la source;
3. traduire partiellement ou totalement un texte sans en mentionner la provenance;
4. remettre un travail copié d'un autre étudiant (avec ou sans l'accord de cet autre étudiant);
5. remettre un travail téléchargé d'un site d'achat ou d'échange de travaux scolaires.
L'Université Laval étant abonnée à un service de détection de plagiat, il est possible que l'enseignant
soumette vos travaux pour analyse.
Étudiants ayant un handicap, un trouble d apprentissage ou un trouble mental
Les étudiants qui ont une lettre d'Attestation d'accommodations scolaires obtenue auprès d'un
conseiller du secteur Accueil et soutien aux étudiants en situation de handicap (ACSESH) doivent
rencontrer leur professeur au début de la session afin que des mesures d'accommodation en classe ou
lors des évaluations puissent être mises en place. Ceux qui ont une déficience fonctionnelle ou un
handicap, mais qui n'ont pas cette lettre doivent contacter le secteur ACSESH au 656-2880, le plus tôt
possible.
Le secteur ACSESH vous recommande fortement de vous prévaloir des services auxquels vous avez
droit afin de pouvoir réussir vos études, sans discrimination ni privilège. Pour plus d'information, voir
la Procédure de mise en application des mesures d'accommodations scolaires à l'adresse suivante :
https://www.aide.ulaval.ca/cms/Accueil/Situations_de_handicap
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