Systèmes électroniques non linéaires TP1 : TIMER TP2 : CAN CNA

Transcription

TPs E1
TP E1
Systèmes électroniques non linéaires
Salles G45-G46 Bât 3A (voir plan fac page 2)
Responsables TPs :
Hélène LEYMARIE
[email protected]
Thierry PERISSE
[email protected]
Techniciens :
Franck Lacourrège
Guillaume Maffre
TP1 : TIMER
TP2 : CAN CNA
TP3 : Acquisition / Restitution
TP4 : PLL
Année 2013-14
Hélène LEYMARIE // Thierry PERISSE
1
TPs E1
Hélène LEYMARIE // Thierry PERISSE
2
TP1 : TIMER NE555
I. Présentation de ce circuit intégré ‘Générique’ pour des applications électroniques
ou le temps devient la variable
Le NE555 est un circuit intégré utilisé dès que la notion de temps est importante dans un montage.
Bon marché (0,5€) et simple d'utilisation, c'est un circuit intégré "classique" en électronique pour la
réalisation de monostable et d'astable et on peut combiner ces montages en utilisant le NE556 (2xNE555).
I.1. Schéma électrique équivalent et brochage du circuit intégré en boîtier DIL:
1 Masse & 8 Alimentation (Valim) elle doit être comprise entre 3V et 20V.
2 Déclenchement et 6 Seuil En appliquant des potentiels Vdecl et Vseuil on commande respectivement
l'état haut et bas de la sortie et l'état de conduction du transistor (bloqué et passant).
3 Sortie pouvant prendre l'état haut (Valim) ou bas (0 V) et capable de débiter une intensité de 200 mA.
4 RAZ met au repos la bascule RS (sortie Q à l'état bas), si on applique un potentiel V4 > 0,7V et souvent
relié à Valim pour éviter les mises au repos parasites.
5 Référence Si inutilisée, la reliée à la masse par un condensateur de ~10 nF, dés lors Vseuil est comparé
à 2/3Valim et Vdecl à 1/3Valim. Si cette broche est connectée à un potentiel externe Vref alors Vseuil est
comparé à Vref et Vdecl est comparé à Vref/2.
7 Décharge En plaçant un condensateur entre cette broche et la masse, l'état haut la sortie de la
bascule RS sature le transistor qui décharge quasi instantanément le condensateur.
I.2 Tables de vérité du NE555
Si la broche 5 de référence est inutilisée alors :
Vseuil
Vdecl
R S Q(n) Q (sortie bascule) Etat du transistor Etat de la sortie
>2/3 Valim < 1/3 Valim 1 1
1
0
bloqué
1
<2/3 Valim < 1/3 Valim 0 1
1
0
bloqué
1
> 2/3 Valim > 1/3 Valim 1 0
0
1
passant
0
inchangé
précédent
inchangé
< 2/3 Valim > 1/3 Valim 0 0 Q(n-1)
Dans le cas ou l’on force le potentiel Vréf de la broche 5 alors les seuils deviennent Vréf et Vréf/2
Remarque : La bascule est un dispositif à mémoire; quand Vseuil < 2/3 Valim et Vdecl > 2/3 Valim, la sortie et le
transistor restent inchangés (état précédent).
II Le montage monostable (~1h30)
II.1. Schéma et fonctionnement du montage
La broche 5 n’étant pas reliée à une
référence externe, on considère la table de
vérité présentée précédemment, la capacité
garanti la stabilité de ce potentiel VRéf à
0.66Valim.
Bien voir que VC = Vseuil et que Ve = Vdecl.
En attente d’impulsion, le montage est l'état suivant : la tension d'entrée Ve est haute (Ve>1/3 Valim); la
sortie est basse et le transistor est passant. Le condensateur C ne peut se charger et on a Vc = Vseuil = 0V
(courbes en noir). Le montage va réagir à une impulsion de Ve sur front descendant (Ve< 1/3 Valim) et il faut
distinguer plusieurs cas dépendant de la durée de l’impulsion par rapport au temps métastable (t).
II.1.a. Cas d'une impulsion brève (durée < 1.1*RC)
Ve = Vdecl devient inférieur à 1/3 Valim; la sortie passe à l'état haut, le
transistor est bloqué, le condensateur C se charge à travers R selon la
loi Vc = Valim (1 - e -t/RC) [1] et même si Vdecl devient > 1/3 Valim, le
condensateur continue de se charger.
Quand VC = Vseuil atteint 2/3 Valim, la sortie revient à l'état bas et le
transistor est passant; le condensateur C se décharge quasi
instantanément via le transistor et Vseuil chute à 0V. On retrouve la
situation "de base"; le montage est prêt à réagir à une autre impulsion...
VC (t)= Valim (1 - e-t/RC ) = 0.66 Valim [2]
Ce montage fournit en sortie un potentiel Vs haut (Valim) pendant la durée t, en réponse au front
descendant d’une impulsion brève en entrée. Le temps métastable t (C se charge de 0V à 2/3 Valim),
est donnée par la relation [3] (noter que sa valeur est indépendante de Valim ) :
t = Ln3.R.C ~ 1,1.R.C [3]
II.1.b. Cas de plusieurs impulsions longue (durée > 1.1*RC)
Si on applique à l'entrée une impulsion de largeur > t, alors la
réponse sera de même largeur que l’impulsion d’entrée. La tension
aux bornes du condensateur dépasse la valeur de 2/3 Valim.
On retrouve la situation "de base" quand la tension d'entrée repasse
au dessus de 1/3 Valim.
Pour conserver la fonction monostable on ajoutera en
entrée un circuit différenciateur !
II.2 Manipulations : L’objectif de cette manipulation est de réaliser, sur une platine Labdeck, une
temporisation d’environ 1 seconde à base d’un monostable.
Le temps métastable t sera d’environ 1 seconde en prenant R=470kΩ et C=2,2µF. Réaliser le montage
(le bouton poussoir sera réaliser à l’aide d’un simple fil et mesurer le temps métastable obtenu en fermant
& ouvrant rapidement l’interrupteur d’entrée (Timpuls<1 sec). Puis, en maintenant le bouton poussoir plus
d’une seconde, on vérifiera le cas de l’impulsion longue.
Après mesure (Ohmmètre) de la résistance R et du temps métastable (oscilloscope), en déduire la
valeur de la capacité du condensateur C. Puis recommencer en laissant fermé I pendant 5 secondes, que se
passe t’il et qu’en conclure ? Proposer un aménagement en entrée du circuit permettant de s’affranchir de
cet effet indésirable. Enfin, pour tester la sensibilité de ce circuit à la variation de la tension
d’alimentation, mesurer
la fonction monostable.
t pour Valim = 5V, 10V et 15V. Déterminer la valeur minimale de Valim pour conserver
A présent, choisir R et C (abaque de l’annexe 1) pour obtenir une impulsion de durée t =100µs, avec un
signal d’entrée de 1kHz. Comme on se trouve dans le cas d’une impulsion d’entrée longue (500µs) mettre en
œuvre le circuit présenté dans l’annexe 2. Puis mesurer la largeur d’impulsion de commande, et le temps
métastable. Que passe t’il si on ne place pas la Diode en parallèle de Re ?
III Le montage astable et génération d’un signal MLI (~1h30)
III.1. Schéma et fonctionnement du montage
L’ajout d’une diode aux bornes du
potentiomètre, permet de différencier le
circuit de charge de celui de décharge et
permettra, en jouant sur le potentiomètre
(P2), d’ajuster le rapport cyclique ‘α’ dans une
large plage (quelques % à près de 100%). On
observera que l’on peut ainsi régler ce
rapport cyclique sans modifier la période du
signal rectangulaire généré.
III.1.a. Evolution temporelle de VC et de Vs de l’astable
Le condensateur est initialement déchargé (Vc = 0V), donc Vseuil
et Vdecl sont nuls, ce qui implique Vs = Valim. Puis le condensateur se
charge à travers R 1+aR 2 sous Valim avec VC (0)=0V selon VC = Valim . et/(R + aR )C
1
2 , jusqu'à ce que Vc=Vseuil=Vdecl atteigne 2/3Valim.
La sortie passe à l'état bas et le transistor devient passant; le
condensateur se décharge à travers (1-a)R 2 selon Vc = 2/3 Valim . et/(1-a)R C
2 jusqu'à ce que Vc (=Vseuil= Vdécl) = 1/3Valim.
La sortie passe à l'état haut et le transistor est bloqué; le
condensateur se charge à travers R1+aR2 sous Valim selon Vc = Valim .
(1 - 2/3.e-t/(R1+aR2) C ) jusqu'à ce que Vc atteigne 2/3 Valim.
La sortie passe alors à l'état bas et le transistor est passant.
On retrouve alors la situation précédente.
Conclusions : - on observe une oscillation périodique de Vs et de Vc entre 0V et Valim (ou entre 1/3 Valim et
2/3 Valim pour Vc). Le montage ne parvient pas à trouver un état d'équilibre, il est astable.
- La période d'oscillation T est égale à la somme de la durée de charge du condensateur (Vc : 1/3Valim à
2/3Valim) et de la durée de décharge (Vc : 2/3Valim à 1/3Valim) et est donné par la relation [4]:
T= TH + TL = Ln2.(R 1+ a R 2)C + Ln2.(1-a)R 2.C = Ln2.(R1+R2).C => T~ 0,7.(R1+R2).C [4]
Remarque : cette période ‘T’ est indépendante de la tension d'alimentation.
III.2 Manipulations : Réaliser sur la platine Labdeck ce montage astable (ou multivibrateur) à rapport
cyclique variable et mesurer la période ‘T’ du signal obtenu en prenant R 1=1 kΩ, P2=100 kΩ et C=1nF.
Vérifier que la période du signal rectangulaire reste d’environ T~65 µs, quelque soit le réglage du
potentiomètre P2. Pour les valeurs extrêmes de P2 (0 & 100kΩ) mesurer la gamme de rapport cyclique ‘a’
accessible à ce montage. Après mesure à l’ohmmètre des résistances R 1 & P2, en déduire la valeur effective
de la capacité du condensateur C.
Pour tester la sensibilité de ce circuit à la variation de la tension d’alimentation, mesurer la période T
pour Valim = 5V, 10V et 15V. Déterminer la valeur minimale de Valim pour conserver la fonction astable.
Enfin, déterminer les limites fréquentielles en éliminant la diode et le potentiomètre P2, et en prenant
successivement C = 100pF puis 10pF et déterminer la fréquence d’oscillation correspondante.
IV Amplificateur audio numérique en Classe ‘D’ :
Astable + monostable modulé en largeur d’impulsion par un signal audio (~1h)
L’objectif de ce troisième montage sera d’exploiter les montages astable et monostable précédemment
testés, pour réaliser un amplificateur audio numérique à haut rendement. Cet ampli numérique repose sur
un modulateur de largeur d’impulsion attaqué par un signal audio. En sortie, en absence d’une modulation le
signal est carré (VS moy~Valim/2) et une fréquence de découpage fixée à ~200kHz très supérieure aux
fréquences audio (Fmax Audio~15kHz). Puis en modulant le signal d’entrée Ve, on modifie la tension de
référence (borne 5) et donc la largeur de l’impulsion correspondante. Cette variation de la valeur moyenne
en sortie varie proportionnellement à l’amplitude du signal analogique d’entrée et on élimine la composante
continue (Valim/2) en plaçant un condensateur de liaison CL. Enfin, l’inductance série du haut parleur lisse
les variations du courant que l’on visualisera sur l’oscilloscope à l’aide de la résistance en sortie (R L = 50Ω).
On constatera que le courant de sortie responsable du déplacement de la membrane du haut-parleur est
semblable au signal d’entrée (même forme d’ondes) .
II.3.a. Principe d’un modulateur de largeur d’impulsion (évolutions temporelles de Ve Vhorloge et Vs)
Schéma de principe
C’est le même montage monostable que celui étudié précédemment, mais au lieu de à Vréf (CONT)
constant à 2/3VAlim, on module sa valeur pour modifier le temps métastable !!!
Le schéma de l’amplificateur numérique audio est présenté ci-dessous et câblé dans la maquette :
l’astable a une fréquence de 200kHz, alors que sa bande passante de l’ampli est réduite (Fmax <1KHz) sous
peine de forte distorsion, enfin son fort rendement est mis a profit pour l’amplification des graves.
En prenant R A=4.7kΩ, R B=330Ω &
C1 =1nF, le signal rectangulaire de
l’astable a une période de T=5µs
(Fast.~200kHz))!
Avec R D= 330Ω & C2=1nF, le
monostable aurait un temps
métastable de ~0.5µs ! Rebouclée
via R 1 permet d’asservir le
rapport cyclique à 50% (α=0,5) en
absence de signal d’entrée. Enfin
la modulation audio induit une
modulation de α (autour de 0,5) et
donc de la valeur moyenne de la
tension de sortie. Enfin la
capacité
de
liaison
permet
d’éliminer la composante continue
(VCC/2), et l’inductance série du
HP lisse du courant.
VI.4 Manipulations ‘Ampli Numérique classe D’: Utiliser la maquette prévue à cette effet placée sur la
table et connecter la sortie casque du PC ou d’un MP3 aux bornes d’entrée. Visualiser le signal de sortie
avant et après le condensateur de liaison CL et mesurer la valeur moyenne respectivement de V’S et VS.
Quel est la forme d’onde de la tension de sortie VS ? Sachant que le déplacement de la membrane, donc la
vibration acoustique, est l’image de la variation en courant, visualiser ce dernier en observant VRL . Enfin, on
peut aisément comparer le signal analogique d’entrée Ve et l’image du courant de sortie VRL en visualisant
sur l’oscilloscope. En attaquant l’entrée avec un signal sinusoïdal délivré par un GBF à 1kHz, mesurer la
valeur efficace du signal d’entrée et celle du signal de sortie et connaissant les valeurs de l’impédance
d’entrée (Ze=R/2~50kΩ) et celle de charge (Zs=R L+ZHP~100Ω) en déduire le gain en puissance de ce
montage amplificateur.
Annexe 1 : Dimensionner un monostable :
t =f(R C)
A
Annexe 2 : montage pour s’affranchir de la largeur d’impulsion => différenciateur en entrée
Annexe 3 : Augmenter la sortance de l’amplificateur numérique : la commande MLI pilote des
Transistors MOST de puissance (commandé en tension) en pont demi-bras (cf : schéma ci-dessous) ou
mieux encore double bras (pour doubler l’amplitude de la tension de sortie et donc quadrupler la puissance
maximale.
TP CAN CNA
TP2 E1
Responsables TPs :
Hélène LEYMARIE
[email protected]
Thierry PERISSE
[email protected]
Techniciens :
Franck Lacourrège
Guillaume Maffre
TP2 : CAN / CNA
Documentation CI
:
ADC0804
DAC0800
Année 2013-14
Thierry PERISSE
1
TP CAN CNA
Thierry PERISSE
2
TP CAN CNA
TP2 CAN / CNA
1.
Introduction :
Vue d’ensemble de la carte CAN CNA :
2.
Schémas électriques :
3.
Projet FPGA :
4.
Programmes VHDL :
A– PREPARATION
Questions théoriques à préparer avant de venir en TP (la préparation
peut être demander en début de séance et doit être jointe au compte
rendu en fin de séance)
B– MANIPULATION
Une validation de chaque partie expérimentale doit être faite avec un
responsable de TP.
Un compte rendu expérimental doit être rendu en fin de séance.
Documents constructeurs :
CAN : Datascheet ADC0804
CNA : Datascheet DAC0800
Thierry PERISSE
3
Alimentations
Alimentation
+15v/0v/-15v.
+5v/0v
Horloge
Sortie
Sortie
2,5v. réglable
Tension variable
Horloge
CAN
0v./5v.
CNA
SORTIE
ANALOGIQUE
ANALOGIQUE
DAC0800
BUFFER
FPGA
BUFFER
CNA
DAC0800
ADC0804
Signaux de commandes
TP CAN CNA
CAN
Vue d’ensemble de la carte CAN CNA :
ENTREE
1. Introduction :
Thierry PERISSE
Entrées sélections
4
TP CAN CNA
2.
Schémas électrique :
2.1
Alimentations de la carte et réalisation du +2.5v réglable et de la
tension variable 0/5v. :
2.2
Thierry PERISSE
Schéma du Convertisseur Analogique Numérique :
5
TP CAN CNA
2.3
Schéma électrique du FPGA :
2.4 Schéma électrique du convertisseur Numérique Analogique :
Thierry PERISSE
6
TP CAN CNA
3.
Projet FPGA :
3.1
Projet d’ensemble : gestioncancna
3.2
Sous projets : CMP8BITS gestionsinus8 gestioncan gestioncna
Thierry PERISSE
7
TP CAN CNA
4.
Programme VHDL :
gestioncan.vhd
gestioncan.vhd
4.1
Thierry PERISSE
8
gestioncan.vhd
TP CAN CNA
cmp8bits.vhd
4.2 : CMP8BITS.vhd
Thierry PERISSE
9
TP CAN CNA
gestioncna.vhd
4.3 : gestioncna.vhd
Thierry PERISSE
10
TP CAN CNA
A-
Préparation :
Repérer les différentes parties sur la carte à l’aide de sa vue d’ensemble
Une résistance de 330Ω est mise en série avec les leds rouge, à l’aide de la
documentation ci-dessous, justifier cette valeur ?
LED
La tension de seuil dépend de la
couleur et donc de la composition
chimique du dopage.
A_1
CAN ADC084 :
Sur quel principe est basé le fonctionnement du circuit intégré ADC0804 ?
Expliquer le fonctionnement a partir du schéma fonctionnel du CAN ?
A quel timing doit correspondre les signaux de commandes du CAN ?
A_2
CNA DAC0800 :
A l’aide de la documentation constructeur et du schéma électrique du can :
Donner
l’expression
de
la
tension
de
sortie
SDAC en
fonction
de
Iref,
R0
(R0=R26=R27), V0 (V0=5v.) et de la valeur numérique N présente sur les entrées
du CNA.
Justifier la valeur de Rref=R32//R33 pour avoir Iref=2mA (avec Vref=15v.) ?
Justifier la présence et les valeurs de R30//R31 sur le VR– du cna ?
Justifier les valeurs de R0 et de V0 pour une tension SDAC variant entre –5v et
+5v. ?
Tracer la caractéristique théorique SDAC=f(N). ?
Calculer la valeur de la résolution du CNA.?
Donner le temps de conversion ?
Thierry PERISSE
11
TP CAN CNA
B-
Manipulation :
B_1
ALIMENTATIONS :
MERCI DE BIEN VOULOIR RESPECTER LES COULEURS POUR LE
CÂBLAGE DES ALIMENTATIONS:
•
Noir <——> Masse (0v.)
•
Rouge <—> Toutes les tensions positives (+15v. Et +5v.)
•
Bleu <—> Tension négative (-15v.)
Tests et réglages des différentes alimentations :
•
Vérifier que la LED est allumée
•
Régler la sortie tension 2.5v. à cette valeur à l’aide du potentiomètre
•
Vérifier que sur l’autre sortie nous ayons une tension variable 0v./5v.
B_2 CONVERTISSEUR ANALOGIQUE NUMERIQUE ADC0804
HORLOGE HCAN et TENSION EADC :
•
Régler le générateur de fonction à 2Mhz (0/5v.) à l’aide de l’oscilloscope (ou bien
utiliser la sortie TTL du générateur). Mesurer à l’oscilloscope la fréquence et les
niveaux de tension avant de l’envoyer sur la maquette.
•
Relier la tension variable 0/5v. à l’entrée analogique à convertir EADC et vérifier
qu’un mot binaire est présent en sortie. ( Led rouge allumée —> un 1 logique en
sortie ).
Relever les chronogrammes suivants : RDBAR WRBAR INTBAR et DATAVALID ?
Comme l’on a un oscilloscope à 2 voie il sera opportun de relever les chronogrammes 2
par 2 en prenant le front descendant de WRBAR comme origine des temps.
WRBAR avec INTRBAR / WRBAR avec RDBAR / WRBAR avec DATAVALID
Donner la fréquence d’échantillonnage ?
Mesurer les différents temps sur les chronogrammes et les comparer a ceux du
datascheet du convertisseur ADC0804 ?
En utilisant le programme gestioncan.vhd; Donner l’allure des signaux WR RD
DATAVALID ?
Thierry PERISSE
12
TP CAN CNA
Tracer la fonction de transfert du CAN : N=f(EADC) ? (// avec la théorie)
N équivalent décimal du mot numérique en sortie
EADC : Tension d’entrée analogique (0/5v.)
Mesurer le Quantum ? (// avec le quantum théorique)
B_3 CONVERTISSEUR NUMERIQUE ANALOGIQUE DAC0800
HORLOGE HCNA ET POTENTIELS PARTICULIERS :
•
Dans un premier temps on reliera les deux horloges : HCNA = HCAN = 2Mhz (TTL
0/5V.)
•
Relier la tension Vref du CNA au potentiel +15v.
•
Les entrées de sélection seront sur la combinaison 00 (combinaison qui permet de
renvoyer sur l’entrée du CNA le mot N correspondant à une tension analogique
EADC).
Vérifier que la sortie du CNA SDAC varie de Xv. à +Xv. ? Donner la valeur de X et
justifier cette valeur ?
•
Prenons maintenant une horloge : HCNA = 100hz (TTL 0/5V.)
Visualiser et donner l’allure des signaux sur SDAC en fonction de la combinaison des
inters (entrées de sélection) :
Sel=11
Q<=Q+1
Rampe
Sel=10
Q<=Qmémoire
sinus numérique sur 256 échantillons
Donner la relation entre la fréquence du sinus HSIN et la fréquence du CNA HCNA ?
Vérifier cette relation pour 1khz et 256khz ?
Sel=01
Q<=Qinters
Le mot d’entrée N est fabriquée par 8
inters
Tracer la caractéristique de transfert SDAC=f(N) ? (// avec la théorie)
Donner une mesure expérimentale du quantum ? (// avec le quantum théorique)
Thierry PERISSE
13
TP ACQUISITION RESTITUTION
TP3 E1
Responsables TPs :
Hélène LEYMARIE
[email protected]
Thierry PERISSE
[email protected]
Techniciens :
Franck Lacourrège
Guillaume Maffre
TP3 : Acquisition / Restitution
Année 2013-14
Thierry PERISSE
1
TP ACQUISITION / RESTITUTION
A– PREPARATION
Les questions théoriques sont à préparer avant de venir en TP
(la préparation peut être demandée en début de séance et doit être
jointe au compte rendu en fin de séance)
B– MANIPULATION
Une validation de chaque partie expérimentale doit être faite
avec un responsable de TP.
Un compte rendu expérimental doit être rendu en fin de séance.
Thierry PERISSE
2
Projet
ACQUISITION
RESTITUTION
Microphone
TP ACQ. / REST.
Thierry PERISSE
Projet
Haut-parleur
Projet
CAN CNA
Projet
ACQUISITION /RESTITUTION
3
TP ACQ. / REST.
A– PROJET ACQUISITION :
A-1 Essai carte CAN / CNA :
A-1-1
Alimenter la carte (voir tp can cna).
ATTENTION LE CI ADC0804 ADMET SUR SON ENTREE EADC UNE TENSION
COMPRISE ENTRE 0 ET 5 VOLTS.
A-1-2
Régler le générateur sur un sinus de 1Khz avec une tension crête à
crête de 4volts et un offset de 2volts à l’aide de l’oscillo.
A-1-3
Envoyer ce signal sur l’entrée EADC de la maquette CAN / CNA et
visualiser la sortie SDAC.
A-2 Réalisation de l’étage interface microphone et Amplificateur d’entrée :
A-2-1
Interface microphone :
Réaliser le câblage et visualiser le résultat à l’oscillo ?
A-2-2
Amplificateur d’entrée :
Réaliser le câblage et mettre l’ampli après l’interface micro et régler le
gain de telle sorte que l’on retrouve l’image du son sur l’oscillo ?
Thierry PERISSE
4
TP ACQ. / REST.
A-3 Réalisation du filtre anti repliement FAR :
A-3-1 Cahier des charges :
Normes Téléphoniques :
Fréquence d’échantillonnage —> 8Khz.
Gabarit —> Voir le gabarit de réponse en fréquence d’une voie
téléphonique.
Largeur du canal de transmission :
Localement, la ligne téléphonique assure la liaison vocale dans un gabarit normalisé et
limité à la bande passante 300/3400Hz.
Cela permet de transmettre, de façon économique, les fréquences fondamentales de la
voix et un nombre d’harmoniques suffisant pour la compréhension du message.
Ce gabarit tient compte de la bande passante des filtres répéteurs et autres appareils
intercalés dans le réseau téléphonique.
Gabarit de réponse en fréquence d’une voie téléphonique.
Thierry PERISSE
5
TP ACQ. / REST.
Pour des raisons de réalisations le cahier des charges retenu du Filtre anti repliement
FAR:
Avec
fp=3.4Khz
fa=8Khz
et
Amax=3db
Amin=25db
Rappel sur un gabarit atténuation d’un filtre passe bas normalisé :
A-3-2 Préparation :
Donner le gabarit en gain et en atténuation ? Mentionner sur ce gabarit les fré
quences et les atténuations du cahier des charges ?
A l’aide du cahier des charges et de l’abaque trouver l’ordre du filtre n ?
A l’aide du tableau donner la fonction de transfert normalisée Hn(p) ? A quoi cor
respond les différentes colonnes sur le tableau ?
RAPPEL : Dans cette fonction de transfert normalisé la variable p est une variable normalisée pn qui est égale à p/wc.
Donner la fonction de transfert dénormalisée H(p) ? Mettre cette fonction de
transfert sous la forme canonique d’un filtre passe-bas ?
Thierry PERISSE
6
TP ACQ. / REST.
A-3-3 Etude de la structure de SALLEN KEY :
C11
0
C12
R11
R12
E
3
4
U1A
V+
+
OUT
2
TL084
-
1
S
11
V-
Donner la fonction de transfert de la structure de SALLEN KEY ?
Montrer que l’on peux mettre cette fonction de transfert sous une forme canoni
que d’un filtre passe bas ?
Pour chacune des cellules; Identifier W0 pulse naturelle et ξ coefficient d’amortis
sement ?
A-3-4 Réalisation du FAR :
Si l’on prend toutes les résistances égales à 10KΩ, calculer les autres composants
du filtres ?
A-3-5 Expérimentations :
Tracer le Bode (module) du filtre FAR ? (Exel, Matlab ou autre)
Dessiner le gabarit sur le tracé de Bode ?
Conclusion ?
Thierry PERISSE
7
TP ACQ. / REST.
A 4 Etage adaptateur :
A la sortie du filtre anti repliement nous sommes en présence de tension pouvant varier
entre +15 et –15 volts et en entrée du CI ADC0804 il nous faut une tension comprise
entre 0 et 5volts.
Donner la fonction de transfert du circuit ci-dessous ?
Câbler et tester à l’oscillo ?
Si le signal est convenable l’envoyer sur l’entrée EADC et voir si on récupère bien
ce signal à la sortie SDAC (si les inters sont bien positionnés) ?
Thierry PERISSE
8
TP ACQ. / REST.
Thierry PERISSE
ENTREE CAN ADC0804
Récapitulatif
Projet ACQUISITION
9
TP ACQ. / REST.
B– PROJET RESTITUTION :
B-1 Filtre de lissage :
B-1-1
B-1-2
Cahier des charges du filtre de lissage :.
Avec
fp=3Khz
fa=8Khz
et
Amax=3db
Amin=15db
Préparation :.
- Utilité d’un filtre de lissage ?
- Donner l’ordre du filtre ?
- Donner les fonctions de transfert normalisée et dénormalisée ?
(les résistances seront toutes égales à 10KΩ )
- Donner le schéma de câblage ( en utilisant une structure de SALLENKEY ) avec toutes les valeurs de composants ?
B-1-3
Expérimentation :.
Tracer le Bode (module) du filtre FAR ? (Exel, Matlab ou autre)
Dessiner le gabarit sur le tracé de Bode ?
Conclusion ?
B-1-4
Test du filtre de lissage dans la restitution du signal :
Régler le générateur sur un sinus de 1Khz avec une tension crête à crête
de 4volts et un offset de 2volts à l’aide de l’oscillo. Envoyer ce signal sur
l’entrée EADC de la maquette CAN / CNA et visualiser la sortie SDAC.
Mettre le filtre de lissage à la sortie du CNA et visualiser l’effet du lissage ?
Thierry PERISSE
10
TP ACQ. / REST.
B-2 Etage adaptateur :
A la sortie du filtre de lissage nous sommes en présence de tension pouvant varier entre
+5 et –5 volts et en sortie il nous faut une tension comprise entre 0 et 5volts.
Donner la fonction de transfert du circuit ci-dessous ?
Donner les valeurs des différents composants ?
Câbler et tester à l’oscillo ?
B-3 Etage Générateur / CAN-CNA / Projet Restitution :
Relier la sortie du filtre de lissage au casque et faire varier la fréquence du
générateur et tester l’acquisition du son ?
Si besoin d’insérer un ampli audio entre le filtre de lissage et le casque :
Faire l’étude de l’ampli audio et réaliser le câblage des 3 étages en casca
des (Filtre de lissage + étage adaptateur de tensions + ampli audio)
B-4 Projet COMPLET :
Câbler les 2 projets Acquisition et Restitution.
Visualiser le résultat aux différents points du montage ?
Conclusion ?
Thierry PERISSE
11
Projet RESTITUTION
TP ACQ. / REST.
Sortie CNA DAC0800
Thierry PERISSE
12
Annexe 1
TP ACQ./ REST.
Microphone et Haut parleur :
Thierry PERISSE
13
TP ACQ. / REST.
Annexe 2
Courbes de l’atténuation en fonction de la fréquence des filtres de Butterworth
Thierry PERISSE
14
TP ACQ. / REST.
Annexe 3
Filtres passe-bas et passe-haut de Butterworth.
Schéma d’un filtre passe-bas de Butterworth dont les valeurs des éléments figurent dans le tableau ci-dessus.
Courbe de réponse d’un élément de filtre passe-bas
Thierry PERISSE
15
TP ACQ. / REST.
Annexe 4
Schéma d’un filtre passe-bas de Butterworth dont les valeurs des éléments figurent dans le tableau ci-dessus.
Courbe de réponse d’un élément de filtre passe-bas
Thierry PERISSE
16
TP4
BOUCLE A VERROUILLAGE DE PHASE (4046)
Le but de ce TP est de caractériser la boucle à verrouillage de phase en statique et en dynamique, puis d’en
définir les plages de capture et de maintien. En tant que système asservi, on n’omettra pas de vérifier les
conditions de stabilité du système.
1 Brefs rappels théoriques
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Page 2/13
Page 3/13
2 Présentation du circuit intégré 4046
L’étude expérimentale de la PLL sera réalisée grâce au composant HCF4046 qui est un circuit intégré de la
famille CMOS 4000. Il se compose d’un oscillateur linéaire commandé en tension (OCT ou VCO) et de deux
comparateurs de phase au choix. C’est un circuit intégré « classique » pour réaliser une boucle à verrouillage de
phase numérique. Les applications les plus courantes de la PLL (Phase Locked Loop) sont la démodulation de
fréquence, la synthèse de fréquence, la reconstitution de porteuse dans certains cas de démodulation AM,
décodeur stéréophonique …
Schéma équivalent et brochage en boitier DIL :
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3 Travaux pratiques
I ETUDE STATIQUE DE LA PLL
Ia) Etude du VCO
Le circuit sera alimenté par une tension Vcc = 15 V.
Il est nécessaire de découpler l'alimentation par un
condensateur de 4,7 µF.
On prend C1 = 470 pF, R1 = R2 = 100 kΩ. (ces valeurs sont à obtenir précisément)
En utilisant la documentation technique du 4046 (annexe 1), déterminer Fmin, Fmax, FL et f0.
On donne Fmin = F0 - FL et Fmax = F0 + FL.
Tracer la fréquence du signal de sotie V4 (nommée fs) en fonction de V9 pour V9 variant de 0 V à 16 V.
En déduire la pente K0 du VCO (K0 = ∆ω/∆u rd V-1 s-1) et la fréquence F0.
Comparer Fmin et Fmax aux valeurs effectivement obtenues.
Ib)- Etude du comparateur de phase 1 (CP1)
Le tracé de la caractéristique du comparateur de phase s’effectue ici lorsque le système est bouclé.
Mesurer précisément la résistance R3 et C2 du filtre passe bas. Câbler le montage et visualiser à l’oscilloscope
V14,V4 et V9. Conclure.
Tracer la tension V9 (mode DC du voltmètre) en fonction du déphasage Φe-Φs lorsque la PLL est verrouillée
(Fe=Fs).
En déduire la pente Kd de la caractéristique (V/rad). Comparer la à la valeur théorique.
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II ETUDE DYNAMIQUE DE LA PLL
II a) Stabilité de la PLL
A l’aide de l‘annexe 2, déterminer si le système est stable ou non pour une résistance R3 égale à 10 Kohms et
des capacités C2 égales à 1 nF ou 10 nF. A quoi sert le filtre passe bas ? Expliquer le compromis stabilité
/filtrage et trouver une solution. Par un souci de simplicité de câblage, le filtre passe bas sera par la suite
constitué de R2 et C3 seulement (R4 = 0).
II b) Mesure des fréquences d'accrochage (capture range) et de verrouillage (lock in
range)
En augmentant progressivement la fréquence Fe du signal d'entrée, noter la fréquence Fc1 où la PLL se
verrouille (Visualiser V14 et V4). En continuant d'augmenter Fe, noter la fréquence FL2 où la PLL décroche.
Faire la même étude pour les valeurs décroissantes de Fe, noter les fréquences Fc2 et FL1.
FC1
FL2
Fe valeurs croissantes
Fe valeurs décroissantes
FL1
FC2
En déduire les plages de capture FC2- FC1= 2 ∆ FC et de verrouillage FL2- FL1 = 2∆ FL. Refaire les mesures pour
une capacité C2 = 10 nF.
Expliquer les phénomènes de déverrouillage et de capture puis comparer vos résultats aux valeurs théoriques
trouvées dans la notice technique.
II c) Verrouillage sur les harmoniques
Pour C = 1 nF, la boucle étant verrouillée, visualiser les tensions V4 et V14. Faire varier la fréquence du signal
d'entrée de 0 à 100kHz. Que se passe t'-il ? Conclure quant-à l'utilisation de ce dispositif pour une restitution de
porteuse AM en vue d'une détection synchrone.
II d) Modélisation du système bouclé d’ordre 2
Le but de cette manipulation est d’observer la réponse de la PLL à un échelon indiciel appliqué à l’entrée de la
PLL.
Il s’agit d’un échelon de fréquence Fe. Ce dernier sera obtenu à l’aide d'un générateur Agilent en réalisant une
modulation de fréquence. Il s'agit d'une modulation FSK réalisée à partir d'un échelon de tension interne noté
Umodulant. La fréquence Fe doit être comprise dans la plage de capture. La tension interne Umodulant est un
signal carré de fréquence égale à 100Hz ou à 1 Hz selon les mesures à effectuer.
L’échelon de fréquence Fs en sortie de la PLL est observable sur la patte 9 (entrée du VCO de la PLL).
Pourquoi ?
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On choisira C2 égale à 10 nF.
Régler le générateur Agilent pour réaliser la modulation FSK . Vérifier que la PLL est bien verrouillée.
Observez à l’oscilloscope la tension V9 . Conclure.
On modélise la PLL par un système du second ordre de fonction de transfert T(p)= Fs(p)/Fe(p) avec
p2
+2
ω
T(p) = 0
1
m
ω0
p +1
En observant V9, mesurer le dépassement d et la pseudopulsation ωp .
Comparer ces valeurs aux valeurs théoriques.
On donne :
Dépassement
d = exp(
− πm
1− m
2
)
Pseudo Pulsation ωp = ω0 . 1− m 2
avec
ω
0
=
KoKd
τ
1
et m = 2 .
1
Ko. Kd .τ
III MEME ETUDE AVEC LE COMPARATEUR DE PHASE 2
Principe du comparateur de phase 2 :
- Si V3 est en avance de phase par rapport à V14, V13 est mis à zéro pendant un temps proportionnel à ce
déphasage.
C se décharge alors à travers R et V9 diminue, donc la fréquence F3 également. V3 se trouve donc "retardé".
- Si V3 est en retard de phase par rapport à V14, V13 est mis à VCC pendant un temps proportionnel à ce
déphasage.
C se charge alors à travers R et V9 augmente, donc la fréquence F3 également. V3 se trouve donc "avancé".
Page 7/13
- Si V3 et V14 sont en phase, V13 est à l'état haute impédance. C reste alors chargé, donc V9 = cte et F3 =
cte.
III a) Stabilité de la PLL
A l’aide de l‘annexe 2, déterminer si le système est stable ou non pour une résistance R3 égale à 6.8 Kohms, R4
à 1 Kohm et une capacité C2 égale à 159 nF.
III b) Mesure des fréquences d'accrochage (capture range) et de verrouillage (lock in
range)
Mesurer les fréquences de verrouillage et de capture. Comparer les avec les valeurs théoriques données dans la
documentation technique.
III c) Verrouillage sur les harmoniques
Visualiser V4 et V14 lorsque la boucle est verrouillée. Faire varier Fe de 0 à 100 Khz. Existe t-il un verrouillage
sur les harmoniques sur la fréquence d'entrée.
Conclure quant-à l'utilisation de ce dispositif pour une restitution de porteuse en modulation d'amplitude (AM)
en vue d'une détection synchrone pour une émission de France Inter par exemple ( 162 KHz).
Bibliographie :
« Boucles à verrouillage de phase » Michel Girard Edisciences
ftp://ftp.discip.crdp.ac-caen.fr/discip/physapp/bts/electronique/107.pdf
http://iut-tice.ujf-grenoble.fr/ticeespaces/GTR/tn/monsite/modtn/tp/TextesTP/cycle2A-1/PLL/TpPll.pdf
Page 8/13
Annexe 1 : DOCUMENTATION TECHNIQUE DU 4046 (EXTRAIT)
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ANNEXE 2 : ETUDE DE LA STABILITE
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DOCUMENT REPONSE : Travaux pratiques
I caractéristiques statiques
Ia) caractéristique statique du VCO
V9(mode
DC
voltmètre)
Fs (Hz)
Pente Ko expérimentale(rad/s/V) =
Pente Ko théorique(rad/s/V) =
Fo =
Fmin =
Fmax =
Ib) caractéristique statique du comparateur de phase
R3mesurée =
C2mesurée =
Conclusion des chronogrammes V14, V4 et V9 :
V9(mode
DC
voltmètre)
Φe-Φs
(°)
Pente Kd expérimentale (V/rad) =
Pente Kd théorique (V/rad) =
II caractéristiques dynamiques : Comparateur de phase 1 et filtre passe bas1
IIa) stabilité
IIb) Mesure des plages de verrouillage et de capture
Valeurs de
C2
Plage de
verrouillage
expérimentale
2 ∆ FL
Plage de
verrouillage
théorique
2 ∆ FL
Plage de
capture
expérimentale
2 ∆ FC
Plage de
verrouillage
théorique
2 ∆ FL
C=1nF
C = 10 nF
Explications des phénomènes de capture et de déverrouillage
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II c) Modélisation du système d’ordre 2
Valeurs de
C2
dépassement
expérimental d
dépassement
théorique d
Pseudo
Oscillation
Expérimentale
ωp
Pseudo
Oscillation
théorique
ωp
C=10 nF
m théorique =
ωo theorique =
II d) Verrouillage sur harmoniques
III caractéristiques dynamiques : Comparateur de phase 2 et filtre passe bas 2
IIIa) stabilité
IIIb) Mesure des plages de verrouillage et de capture
Valeurs de
C2
Plage de
verrouillage
expérimentale
2 ∆ FL
Plage de
verrouillage
théorique
2 ∆ FL
Plage de
capture
expérimentale
2 ∆ FC
Plage de
verrouillage
théorique
2 ∆ FL
C=159 nF
Etude des phases de V14,V4 et V9 :
III c) verrouillage sur harmoniques
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SLAS035 − OCTOBER 1983 − REVISED OCTOBER 1988
D
D
D
D
D
D
D
D
D
N PACKAGE
(TOP VIEW)
8-Bit Resolution
Ratiometric Conversion
100-µs Conversion Time
135-ns Access Time
No Zero Adjust Requirement
On-Chip Clock Generator
Single 5-V Power Supply
Operates With Microprocessor or as
Stand-Alone
Designed to Be interchangeable With
National Semiconductor and Signetics
ADC0804
CS
RD
WR
CLK IN
INTR
IN+
IN−
ANLG GND
REF/2
DGTL GND
1
20
2
19
3
18
4
17
5
16
6
15
7
14
8
13
9
12
10
11
VCC (OR REF)
CLK OUT
DB0 (LSB)
DB1
DB2
DB3
DB4
DB5
DB6
DB7 (MSB)
DATA
OUTPUTS
description
The ADC0804 is a CMOS 8-bit successive-approximation analog-to-digital converter that uses a modified
potentiometric (256R) ladder. The ADC0804 is designed to operate from common microprocessor control
buses, with the 3-state output latches driving the data bus. The ADC0804 can be made to appear to the
microprocessor as a memory location or an I/O port. Detailed information on interfacing to most popular
microprocessors is readily available from the factory.
A differential analog voltage input allows increased common-mode rejection and offset of the zero-input analog
voltage value. Although REF/2 is available to allow 8-bit conversion over smaller analog voltage spans or to
make use of an external reference, ratiometric conversion is possible with REF/2 open. Without an external
reference, the conversion takes place over a span from VCC to ANLG GND. The ADC0804 can operate with
an external clock signal or, with an additional resistor and capacitor, can operate using an on-chip clock
generator.
The ADC0804C is characterized for operation from 0°C to 70°C. The ADC0804I is characterized for operation
from −40°C to 85°C.
Copyright  1996, Texas Instruments Incorporated
!" # $%&" !# '%()$!" *!"&+
*%$"# $ " #'&$$!"# '& ",& "&# &-!# #"%&"#
#"!*!* .!!"/+ *%$" '$&##0 *&# " &$&##!)/ $)%*&
"&#"0 !)) '!!&"&#+
•
POST OFFICE BOX 655303 DALLAS, TEXAS 75265
POST OFFICE BOX 1443 HOUSTON, TEXAS 77251−1443
•
1
functional block diagram (positive logic)
RD
CS
WR
2
1
Start
Flip-Flop
3
S
CLK A
CLK
OUT
CLK IN
DGTL
GND
VCC
REF/2
R
1D
C1
CLK
19
Clk
Gen
4
Clk Osc
10
CLK A
CLK
CLK B
CLK B
20
D
Ladder
and
Decoder
9
8-Bit
Shift
Register
SAR
Latch
Interrupt
Flip-Flop
R
R
LE
ANLG
GND
IN +
IN −
R
8
5
DAC
1D
VCC
6
CLK A
Σ
S
Comp
7
LE EN
3-State
Output
Latch
2
C1
•
18
17
16
15
14
13
12
11
•
DB0 (LSB)
DB1
DB2
DB3
DB4
DB5
DB6
DB7 (MSB)
INTR
absolute maximum ratings over operating free-air temperature range (unless otherwise noted)
Supply voltage, VCC (see Note 1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6.5 V
Input voltage range: CS, RD, WR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . −0.3 V to 18 V
Other inputs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . −0.3 V to VCC+ 0.3 V
Output voltage range . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . −0.3 V to VCC + 0.3 V
Operating free-air temperature range: ADC0804C . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 0°C to 70°C
ADC0804I . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . −40°C to 85°C
Storage temperature range . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . −65°C to 150°C
Lead temperature 1,6 mm (1/16 inch) from case for 10 seconds . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 260°C
NOTE 1: All voltage values are with respect DGTL GND with DGTL GND and ANLG GND connected together (unless otherwise noted.)
recommended operating conditions
MIN
Supply voltage, VCC
Voltage at REF/2, VREF/2 (see Note 2),
High-level input voltage at CS, RD, or WR, VIH
NOM
MAX
4.5
5
6.3
0.25
2.5
2
Low-level input voltage at CS, RD, or WR, VIL
Analog ground voltage (see Note 3)
−0.05
Analog input voltage (see Note 4)
−0.05
Clock iput frequency, fclock (see Note 5)
100
Duty cycle for fclock ≥ 640 kHz (see Note 5)
640
40
Pulse durartion, clock input (high or low) for fclock < 640 kHz, tW(CLK) (see Note 5)
275
Pulse durartion, WR input low, (start conversion), tW(WR)
100
Operating free−air temperature, TA
0
ADC0804C
ADC0804I
UNIT
V
V
15
V
0.8
V
1
V
VCC + 0.05
1460
60
781
V
kHz
%
ns
ns
0
70
−40
85
°C
NOTES: 2. The internal reference voltage is equal to the voltage applied to REF/2 or approximately equal to one-half of the VCC when REF/2
is left open. The voltage at REF/2 should be one-half the full-scale differential input voltage between the analog inputs. Thus, the
differential input voltage range when REF/2 is open and VCC = 5 V is 0 V to 5 V. VREF/2 for an input voltage range from 0.5 V to 3.5 V
(full-scale differential voltage of 3 V) is 1.5 V.
3. These values are with respect to DGTL GND.
4. When the differential input voltage (VI+ −VI −) is less than or equal to 0 V, the output code is 0000 0000.
5. Total unadjusted error is specified only at an fclock of 640 kHz with a duty cycle of 40% to 60% (pulse duration 625 ns to 937 ns).
For frequencies above this limit or pulse duration below 625 ns, error may increase. The duty cycle limits should be observed for
an fclock greater than 640 kHz. Below 640 kHz, this duty cycle limit can be exceeded provided tw(CLK) remains within limits.
•
•
3
electrical characteristics over recommended range of operating free-air temperature, VCC = 5 V,
fclock = 640 kHz, VREF/2 = 2.5 V (unless otherwise noted)
PARAMETER
TEST CONDITIONS
VCC = 4.75 V,
VCC = 4.75 V,
IOH = − 360 µA
IOH = − 10 µA
INTR output
VCC = 4.75 V,
VCC = 4.75 V,
IOL = 1.6 mA
IOL = 1 mA
CLK OUT
VCC = 4.75 V,
IOL = 360 µA
All outputs
VOH
High-level output voltage
MIN
DB and INTR
Data outputs
TYP†
MAX
UNIT
2.4
V
4.5
0.4
0.4
V
VOL
Low-level output voltage
VT+
VT−
Clock positive-going threshold voltage
2.7
3.1
3.5
V
Clock negative-going threshold voltage
1.5
1.8
2.1
V
VT+ −VT−
IIH
Clock input hysteresis
0.6
1.3
2
V
0.005
1
µA
IIL
Low-level input current
−0.005
−1
µA
0.4
High-level input current
VO = 0
VO = 5 V
−3
A
µA
IOZ
Off-state output current
IOHS
IOLS
Short-current output current
Output high
Short-circuit output current
Output low
ICC
RREF/2
Supply current plus reference current
Ci
Input capacitance (control)
5
7.5
pF
Co
Output capacitance (DB)
5
7.5
pF
Input resistance to reference ladder
3
VO = 0,
VO = 5 V,
TA = 25°C
TA = 25°C
VREF/2 = open,
See Note 6
TA = 25°C,
−4.5
−6
mA
9
16
mA
CS = 5 V
1.9
1
2.5
1.3
mA
kΩ
operating characteristics over recommended operating free-air temperature, VCC = 5 V,
VREF/2 = 2.5 V, fclock = 640 kHz (unless otherwise noted)
PARAMETER
TEST CONDITIONS
Supply-voltage-variationerror (see Notes 2 and 7)
Total unadjusted error (see Notes 7 and 8)
MIN
VCC = 4.5 V to 5.5 V
VREF/2 = 2.5 V
DC common-mode error (see Note 8)
ten
tdis
Output enable time
CL = 100 pF
Output disable time
CL = 10 pF,
td(INTR)
Delay time to reset INTR
tconv
Conversion cycle time (see Note 9)
RL = 10 kΩ
fclock = 100 kHz to 1.46 MHz
Conversion time
TYP†
MAX
UNIT
±1/16
±1/8
LSB
±1
LSB
±1/16
±1/8
LSB
135
200
ns
125
200
ns
300
450
65 1/2
72 1/2
103
114
nx
clock
cycles
µs
CR
Free-running conversion rate
INTR connected to WR, CS at 0 V
8827 conv/s
† All typical values are at TA = 25°C.
NOTES: 2. The internal reference voltage is equal to the voltage applied to REF/2 or approximately equal to one-half of the VCC when REF/2
is left open. The voltage at REF/2 should be one-half the full-scale differential input voltage between the analog inputs. Thus, the
differential input voltage when REF/2 is open and VCC = 5 V is 0 to 5 V. VREF/2 for an input voltage range from 0.5 V to 3.5 V (full-scale
differential voltage of 3 V) is 1.5 V.
6. The resistance is calculated from the current drawn from a 5-V supply applied to ANLG GND and REF/2.
7. These parameters are specified for the recommended analog input voltage range.
8. All errors are measured with reference to an ideal straight line through the end points of the analog-to-digital transfer characteristic
9. Although internal conversion is completed in 64 clock periods, a CS or WR low-to-high transition is followed by 1 to 8 clock periods
before conversion starts. After conversion is completed, part of another clock period is required before a high-to-low transition of
INTR completes the cycle.
4
•
•
PARAMETER MEASUREMENT INFORMATION
CS
8 Clock Periods (Min)
50%
RD
50%
td(INTR)
INTR
50%
50%
tdis
ten
VOH
90%
Data Outputs
High-Impedance State
50%
10%
VOL
Figure 1. Read Operation Timing Diagram
CS
WR
50%
50%
td(INTR)
1 to 8
Clock Periods
64 1/2
Clock Periods
tw(WR)
Internal
Status of the
Converter
50%
50%
Internal tconv
INTR
50%
50%
t CONV
1/2 Clock Period
Figure 2. Write Operation Timing Diagram
•
•
5
PRINCIPLES OF OPERATION
The ADC0804 contains a circuit equivalent to a 256-resistor network. Analog switches are sequenced by
successive-approximation logic to match an analog differential input voltage (VI+ − VI −) to a corresponding tap on
the 256-resistor network. The most significant bit (MSB) is tested first. After eight comparisons (64 clock periods),
an 8-bit binary code (1111 1111 = full scale) is transferred to an output latch and the interrupt (INTR) output goes low.
The device can be operated in a free-running mode by connecting the INTR output to the write (WR) input and holding
the conversion start (CS) input at a low level. To ensure startup under all conditions, a low-level WR input is required
during the power-up cycle. Taking CS low anytime after that will interrupt a conversion in process.
When WR goes low, the ADC0804 successive-approximation register (SAR) and 8-bit shift register are reset. As long
as both CS and WR remain low, the ADC0804 remains in a reset state. One to eight clock periods after CS or WR
makes a low-to-high transition, conversion starts.
When CS and WR are low, the start flip-flop is set and the interrupt flip-flop and 8-bit register are reset. The next clock
pulse transfers a logic high to the output of the start flip-flop. The logic high is ANDed with the next clock pulse, placing
a logic high on the reset input of the start flip-flop. If either CS or WR have gone high, the set signal to the start flip-flop
is removed, causing it to be reset. A logic high is placed on the D input of the 8-bit shift register and the conversion
process is started. If CS and WR are still low, the start flip-flop, the 8-bit shift register, and the SAR remain reset. This
action allows for wide CS and WR inputs with conversion starting from one to eight clock periods after one of the inputs
goes high.
When the logic high input has been clocked through the 8-bit shift register, completing the SAR search, it is applied
to an AND gate controlling the output latches and to the D input of a flip-flop. On the next clock pulse, the digital word
is transferred to the 3-state output latches and the interrupt flip-flop is set. The output of the interrupt flip-flop is inverted
to provide an INTR output that is high during conversion and low when the conversion is completed.
When a low is at both CS and RD, an output is applied to the DB0 through DB7 outputs and the interrupt flip-flop
is reset. When either the CS or RD inputs return to a high state, the DB0 through DB7 outputs are disabled (returned
to the high-impedance state). The interrupt flip-flop remains reset.
6
•
•
IMPORTANT NOTICE
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and other changes to its products and services at any time and to discontinue any product or service without notice. Customers should
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DAC0800/DAC0801/DAC0802 8-Bit Digital-to-Analog
Converters
General Description
The DAC0800 series are monolithic 8-bit high-speed current-output digital-to-analog converters (DAC) featuring typical settling times of 100 ns. When used as a multiplying
DAC, monotonic performance over a 40 to 1 reference current range is possible. The DAC0800 series also features
high compliance complementary current outputs to allow
differential output voltages of 20 Vp-p with simple resistor
loads as shown in Figure 1 . The reference-to-full-scale current matching of better than g 1 LSB eliminates the need for
full-scale trims in most applications while the nonlinearities
of better than g 0.1% over temperature minimizes system
error accumulations.
The noise immune inputs of the DAC0800 series will accept
TTL levels with the logic threshold pin, VLC, grounded.
Changing the VLC potential will allow direct interface to other logic families. The performance and characteristics of the
device are essentially unchanged over the full g 4.5V to
g 18V power supply range; power dissipation is only 33 mW
with g 5V supplies and is independent of the logic input
states.
The DAC0800, DAC0802, DAC0800C, DAC0801C and
DAC0802C are a direct replacement for the DAC-08, DAC08A, DAC-08C, DAC-08E and DAC-08H, respectively.
Features
Y
Y
Y
Y
Y
Y
Y
Y
Y
Y
Y
Fast settling output current
100 ns
g 1 LSB
Full scale error
g 0.1%
Nonlinearity over temperature
g 10 ppm/§ C
Full scale current drift
b 10V to a 18V
High output compliance
Complementary current outputs
Interface directly with TTL, CMOS, PMOS and others
2 quadrant wide range multiplying capability
g 4.5V to g 18V
Wide power supply range
Low power consumption
33 mW at g 5V
Low cost
Typical Applications
TL/H/5686 –1
FIGURE 1. g 20 VP-P Output Digital-to-Analog Converter (Note 4)
Ordering Information
Non-Linearity
g 0.1% FS
g 0.19% FS
g 0.19% FS
g 0.39% FS
Temperature
Range
Order Numbers
J Package (J16A)*
N Package (N16A)*
0§ C s TA s a 70§ C
DAC0802LCJ DAC-08HQ DAC0802LCN DAC-08HP
b 55§ C s TA s a 125§ C DAC0800LJ
DAC-08Q
0§ C s TA s a 70§ C
DAC0800LCJ DAC-08EQ DAC0800LCN DAC-08EP
0§ C s TA s a 70§ C
DAC0801LCN DAC-08CP
SO Package (M16A)
DAC0802LCM
DAC0800LCM
DAC0801LCM
*Devices may be ordered by using either order number.
C1995 National Semiconductor Corporation
TL/H/5686
RRD-B30M115/Printed in U. S. A.
DAC0800/DAC0801/DAC0802 8-Bit Digital-to-Analog Converters
January 1995
Absolute Maximum Ratings (Note 1)
If Military/Aerospace specified devices are required,
please contact the National Semiconductor Sales
Office/Distributors for availability and specifications.
g 18V or 36V
Supply Voltage (V a b Vb)
Power Dissipation (Note 2)
500 mW
Reference Input Differential Voltage
(V14 to V15)
Vb to V a
Reference Input Common-Mode Range
(V14, V15)
Vb to V a
Reference Input Current
5 mA
Logic Inputs
Vb to Vb plus 36V
Analog Current Outputs (VSb e b15V)
4.25 mA
ESD Susceptibility (Note 3)
TBD V
b 65§ C to a 150§ C
Storage Temperature
Lead Temp. (Soldering, 10 seconds)
Dual-In-Line Package (plastic)
Dual-In-Line Package (ceramic)
Surface Mount Package
Vapor Phase (60 seconds)
Infrared (15 seconds)
260§ C
300§ C
215§ C
220§ C
Operating Conditions (Note 1)
Temperature (TA)
DAC0800L
DAC0800LC
DAC0801LC
DAC0802LC
Min
Max
Units
b 55
a 125
a 70
a 70
a 70
§C
§C
§C
§C
0
0
0
Electrical Characteristics The following specifications apply for VS e g 15V, IREF e 2 mA and TMIN s TA s
TMAX unless otherwise specified. Output characteristics refer to both IOUT and IOUT.
Symbol
Parameter
Min
8
8
Resolution
Monotonicity
Nonlinearity
ts
Settling Time
DAC0800L/
DAC0800LC
DAC0802LC
Conditions
To g (/2 LSB, All Bits Switched
‘‘ON’’ or ‘‘OFF’’, TA e 25§ C
DAC0800L
DAC0800LC
Typ
8
8
Max Min
8
8
8
8
g 0.1
100
135
tPLH,
tPHL
Propagation Delay
Each Bit
All Bits Switched
TCIFS
Full Scale Tempco
VOC
Output Voltage Compliance Full Scale Current Change
k (/2 LSB, ROUT l 20 MX Typ
IFS4
Full Scale Current
VREF e 10.000V, R14 e 5.000 kX 1.984 1.992 2.000 1.94
R15 e 5.000 kX, TA e 25§ C
IFSS
Full Scale Symmetry
IFS4 b IFS2
IZS
Zero Scale Current
IFSR
Output Current Range
VIL
VIH
Logic Input Levels
Logic ‘‘0’’
Logic ‘‘1’’
VLC e 0V
IIL
IIH
Logic Input Current
Logic ‘‘0’’
Logic ‘‘1’’
VLC e 0V
b 10V s VIN s a 0.8V
2V s VIN s a 18V
VIS
Logic Input Swing
V b e b 15V
b 10
VTHR
Logic Threshold Range
VS e g 15V
b 10
I15
Reference Bias Current
dl/dt
Reference Input Slew Rate (Figure 12)
Typ
8
8
DAC0801LC
Max Min
8
8
8
8
g 0.19
100
100
135
150
35
35
60
60
g 10
g 50
Units
Typ
8
8
Max
8
8
g 0.39
Bits
Bits
%FS
100
150
ns
ns
ns
TA e 25§ C
35
35
60
60
g 10
g 50
b 10
V b e b 5V
V b e b 8V to b 18V
0
0
18
b 10
18
1.99
g 10
b 10
2.04 1.94
60
60
ns
ns
g 80 ppm/§ C
18
V
1.99
2.04
mA
mA
g 0.5
g 4.0
g1
g 8.0
g2
g 16
0.1
1.0
0.2
2.0
0.2
4.0
mA
2.0
2.0
2.1
4.2
2.0
2.0
2.1
4.2
2.0
2.0
2.1
4.2
mA
mA
0.8
V
V
b 10
10
mA
mA
18
V
0
0
0.8
2.0
2.0
b 2.0
0.002
18 b 10
13.5 b 10
b 1.0 b 3.0
8.0
0
0
0.8
2.0
b 2.0 b 10
0.002 10
4.0
35
35
b 2.0
0.002
10
18 b 10
13.5 b 10
b 1.0
4.0
b 10
b 3.0
8.0
b 1.0
4.0
13.5
V
b 3.0
mA
8.0
mA/ms
PSSIFS a Power Supply Sensitivity
4.5V s V a s 18V
0.0001 0.01
0.0001 0.01
0.0001 0.01
%/%
PSSIFS b
b 4.5V s V b s 18V
IREF e 1mA
0.0001 0.01
0.0001 0.01
0.0001 0.01
%/%
Power Supply Current
VS e g 5V, IREF e 1 mA
2.3
Ia
Ib
3.8
b 4.3 b 5.8
2.3
3.8
2.3
3.8
b 4.3
b 5.8
b 4.3
b 5.8
mA
mA
VS e 5V, b 15V, IREF e 2 mA
2.4
Ia
Ib
3.8
b 6.4 b 7.8
2.4
3.8
2.4
3.8
b 6.4
b 7.8
b 6.4
b 7.8
mA
mA
VS e g 15V, IREF e 2 mA
2.5
Ia
Ib
3.8
b 6.5 b 7.8
2
2.5
3.8
2.5
3.8
b 6.5
b 7.8
b 6.5
b 7.8
mA
mA
Electrical Characteristics (Continued)
The following specifications apply for VS e g 15V, IREF e 2 mA and TMIN s TA s TMAX unless otherwise specified. Output
characteristics refer to both IOUT and IOUT.
Symbol
Parameter
DAC0802LC
Conditions
Min
PD
Power Dissipation
g 5V, IREF e 1 mA
5V, b 15V, IREF e 2 mA
g 15V, IREF e 2 mA
Typ
Max
33
108
135
48
136
174
DAC0800L/
DAC0800LC
Min
Typ
Max
33
108
135
48
136
174
DAC0801LC
Min
Units
Typ
Max
33
108
135
48
136
174
mW
mW
mW
Note 1: Absolute Maximum Ratings indicate limits beyond which damage to the device may occur. DC and AC electrical specifications do not apply when operating
the device beyond its specified operating conditions.
Note 2: The maximum junction temperature of the DAC0800, DAC0801 and DAC0802 is 125§ C. For operating at elevated temperatures, devices in the Dual-In-Line
J package must be derated based on a thermal resistance of 100§ C/W, junction-to-ambient, 175§ C/W for the molded Dual-In-Line N package and 100§ C/W for the
Small Outline M package.
Note 3: Human body model, 100 pF discharged through a 1.5 kX resistor.
Note 4: Pin-out numbers for the DAC080X represent the Dual-In-Line package. The Small Outline package pin-out differs from the Dual-In-Line package.
Connection Diagrams
Small Outline Package
Dual-In-Line Package
TL/H/5686 – 14
Top View
TL/H/5686 – 13
Top View
See Ordering Information
Block Diagram (Note 4)
TL/H/5686 – 2
3
Typical Performance Characteristics
Full Scale Current
vs Reference Current
LSB Propagation Delay Vs IFS
Reference Input
Frequency Response
Curve 1: CC e 15 pF, VIN e 2 Vp-p
centered at 1V.
Curve 2: CC e 15 pF, VIN e 50 mVp-p
centered at 200 mV.
Curve 3: CC e 0 pF, VIN e 100 mVp-p
at 0V and applied through 50 X connected to pin 14.2V applied to R14.
Reference Amp
Common-Mode Range
Logic Input Current
vs Input Voltage
VTH b VLC vs Temperature
Output Voltage Compliance
vs Temperature
Bit Transfer
Characteristics
Note. Positive common-mode range is
always (V a ) b 1.5V
Output Current vs Output
Voltage (Output Voltage
Compliance)
TL/H/5686 – 3
Note. B1–B8 have identical transfer characteristics. Bits are fully switched with less than (/2 LSB
error, at less than g 100 mV from actual threshold. These switching points are guaranteed to lie
between 0.8 and 2V over the operating temperature range (VLC e 0V).
4
Typical Performance Characteristics
vs a V
(Continued)
vs bV
vs Temperature
TL/H/5686 – 4
Equivalent Circuit
TL/H/5686 – 15
FIGURE 2
(Continued)
IFS &
a VREF
255
256
c
RREF
IO a IO e IFS for all
logic states
For fixed reference, TTL operation,
typical values are:
VREF e 10.000V
RREF e 5.000k
R15 & RREF
CC e 0.01 mF
VLC e 0V (Ground)
TL/H/5686 –5
FIGURE 3. Basic Positive Reference Operation (Note 4)
TL/H/5686 – 16
TL/H/5686 – 21
IFS &
FIGURE 4. Recommended Full Scale Adjustment Circuit
(Note 4)
b VREF
RREF
c
255
256
Note. RREF sets IFS; R15 is
for bias current cancellation
FIGURE 5. Basic Negative Reference Operation (Note 4)
5
Typical Applications (Continued)
TL/H/5686 –17
B1 B2 B3 B4 B5 B6 B7 B8 IO mA IO mA
EO
EO
Full Scale
Full ScalebLSB
Half Scale a LSB
1
1
1
1
1
0
1
1
0
1
1
0
1
1
0
1
1
0
1
1
0
1
0
1
1.992
1.984
1.008
0.000
0.008
0.984
b 9.960 0.000
b 9.920 b 0.040
b 5.040 b 4.920
Half Scale
Half ScalebLSB
Zero Scale a LSB
Zero Scale
1
0
0
0
0
1
0
0
0
1
0
0
0
1
0
0
0
1
0
0
0
1
0
0
0
1
0
0
0
1
1
0
1.000
0.992
0.008
0.000
0.992
1.000
1.984
1.992
b 5.000 b 4.960
b 4.960 b 5.000
b 0.040 b 9.920
0.000 b9.960
FIGURE 6. Basic Unipolar Negative Operation (Note 4)
TL/H/5686 – 6
B1 B2 B3 B4 B5 B6 B7 B8
Pos. Full Scale
Pos. Full ScalebLSB
Zero Scale a LSB
Zero Scale
Zero ScalebLSB
Neg. Full Scale a LSB
Neg. Full Scale
1
1
1
1
0
0
0
1
1
0
0
1
0
0
1
1
0
0
1
0
0
1
1
0
0
1
0
0
1
1
0
0
1
0
0
1
1
0
0
1
0
0
1
1
0
0
1
0
0
EO
EO
1 b9.920
0 b9.840
1 b0.080
0
0.000
1 a 0.080
1 a 9.920
0 a 10.000
a 10.000
a 9.920
a 0.160
a 0.080
0.000
b 9.840
b 9.920
FIGURE 7. Basic Bipolar Output Operation (Note 4)
TL/H/5686 –18
If RL e RL within g 0.05%, output is symmetrical about ground
B1 B2 B3 B4 B5 B6 B7 B8
Pos. Full Scale
Pos. Full ScalebLSB
( a )Zero Scale
(b)Zero Scale
Neg. Full Scale a LSB
Neg. Full Scale
1
1
1
0
0
0
1
1
0
1
0
0
1
1
0
1
0
0
1
1
0
1
0
0
1
1
0
1
0
0
1
1
0
1
0
0
1
1
0
1
0
0
1
0
0
1
1
0
EO
a 9.960
a 9.880
a 0.040
b 0.040
b 9.880
b 9.960
FIGURE 8. Symmetrical Offset Binary Operation (Note 4)
6
Typical Applications (Continued)
TL/H/5686 – 19
For complementary output (operation as negative logic DAC), connect inverting input of op amp to IO (pin 2), connect IO (pin 4) to ground.
FIGURE 9. Positive Low Impedance Output Operation (Note 4)
TL/H/5686 – 20
For complementary output (operation as a negative logic DAC) connect non-inverting input of op am to IO (pin 2); connect IO (pin 4) to ground.
FIGURE 10. Negative Low Impedance Output Operation (Note 4)
VTH e VLC a 1.4V
15V CMOS, HTL, HNIL
VTH e 7.6V
TL/H/5686 – 10
Typical values: RIN e 5k, a VIN e 10V
TL/H/5686 –9
Note. Do not exceed negative logic input range of DAC.
FIGURE 11. Interfacing with Various Logic Families
FIGURE 12. Pulsed Reference Operation (Note 4)
7
(Continued)
(a) IREF t peak negative swing of IIN
(b) a VREF must be above peak positive swing of VIN
TL/H/5686 – 12
TL/H/5686 – 11
FIGURE 13. Accommodating Bipolar References (Note 4)
TL/H/5686 – 7
FIGURE 14. Settling Time Measurement (Note 4)
8
(Continued)
Note. For 1 ms conversion time with 8-bit resolution and 7-bit accuracy, an
LM361 comparator replaces the LM319 and the reference current is doubled
by reducing R1, R2 and R3 to 2.5 kX and R4 to 2 MX.
TL/H/5686 – 8
FIGURE 15. A Complete 2 ms Conversion Time, 8-Bit A/D Converter (Note 4)
Physical Dimensions inches (millimeters)
Molded Dual-In-Line Package
Order Numbers DAC0800 or DAC0802
NS Package Number J16A
9
DAC0800/DAC0801/DAC0802 8-Bit Digital-to-Analog Converters
Physical Dimensions inches (millimeters) (Continued)
Molded Small Outline Package (SO)
Order Numbers DAC0800LCM,
DAC0801LCM or DAC0802LCM
NS Package Number M16A
LIFE SUPPORT POLICY
Molded Dual-In-Line Package
Order Numbers DAC0800, DAC0801, DAC0802
NS Package Number N16A
NATIONAL’S PRODUCTS ARE NOT AUTHORIZED FOR USE AS CRITICAL COMPONENTS IN LIFE SUPPORT
DEVICES OR SYSTEMS WITHOUT THE EXPRESS WRITTEN APPROVAL OF THE PRESIDENT OF NATIONAL
SEMICONDUCTOR CORPORATION. As used herein:
1. Life support devices or systems are devices or
systems which, (a) are intended for surgical implant
into the body, or (b) support or sustain life, and whose
failure to perform, when properly used in accordance
with instructions for use provided in the labeling, can
be reasonably expected to result in a significant injury
to the user.
National Semiconductor
Corporation
1111 West Bardin Road
Arlington, TX 76017
Tel: 1(800) 272-9959
Fax: 1(800) 737-7018
2. A critical component is any component of a life
support device or system whose failure to perform can
be reasonably expected to cause the failure of the life
support device or system, or to affect its safety or
effectiveness.
Europe
Fax: (a49) 0-180-530 85 86
Email: cnjwge @ tevm2.nsc.com
Deutsch Tel: (a49) 0-180-530 85 85
English Tel: (a49) 0-180-532 78 32
Fran3ais Tel: (a49) 0-180-532 93 58
Italiano Tel: (a49) 0-180-534 16 80
Hong Kong Ltd.
13th Floor, Straight Block,
Ocean Centre, 5 Canton Rd.
Tsimshatsui, Kowloon
Hong Kong
Tel: (852) 2737-1600
Fax: (852) 2736-9960
Japan Ltd.
Tel: 81-043-299-2309
Fax: 81-043-299-2408
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