Institut Supérieur d`Informatique de Modélisation et de leurs

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Sortie
1 résultat
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Traitement pipeliné:
Entrée
Sortie
n étapes
de durée 1 cycles
dès que le
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1 résultat par cycle
Super-pipeline
Sortie
Entrée
Pipeline beaucoup plus fin,
ce qui permet d’avoir une
fréquence d’horloge
élevée.
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∀a ∈ R, ∞ + a = ∞
∞+∞=∞
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F
−∞
A
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F
F
−∞
+∞
−∞
−∞
−∞
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F
−∞
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F
F
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+∞
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B
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B
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−∞
−∞
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m m
+∞
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q
q
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q
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q
z
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B = 2047
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o
0
+
dernier
nombre
représentable
Plus petit nombre
représentable
0
Discontinuité
au voisinage de 0
Introduction des nombres
dénormalisés au
voisinage de 0
0
Perte de présision
vers 0
[ \] ^
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Soustraction
des exposants
Alignement
Addition des
mantisses
Conversion
Detection
Premier 1 (LOP)
Normalisation
Arrondi IEEE
[ \] ^
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”
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FAR
Différence
des exposants
Predict.
Compound
Adder
SWAP
Décalage
(Right Shift)
LOP
Encod.
Compound
Adder
Décalage
(Left Shift)
MUX
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xxx
xxx
Décalage
paramétrable
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0xx
xx
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0
OU logique
0
0xx
xx
résultat du décalage
[ \] ^
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A
B
Compound
Adder
G
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A+B+1
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B
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A+B
| ¨
B − Az
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B−A=B+A+1
B − A = B + Az
$ * u ¨ q h z
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Exposant A
Exposant B
(d=0/t=0)
inversion des bits
(d=0/t=0)
(d=1/t=1)
Compound
Adder
d=n/t=m
(d=1+n/t=1+m)
(d=1+n/t=1+m)
bit de signe
A+B
d=1/t=1
d=1/t=1
A+B+1
inversion
(d=2+n/t=2+m)
0
1
d=1/t=1
(d=1+n/t=1+m)
(d=3+n/t=3+m)
Signe
|ExpA -ExpB|
[ \] ^
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33..64
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257..512
513..1024
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z | ª t h u u h q ª r ¹ s u Exp A
Exp B
(d=0)
ManA
(d=0)
ManB
(d=0)
(d=0)
ManB
ManA
(d=0)
(d=0)
Soustraction
des
exposants
(d=1+n)
0
(d=3+n)
1
(d=3+n)
|ExpA-ExpB|
Signe
[ \] ^
ManX
z
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!
0
1
(d=3+n)
ManY
d=2/t=2
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nombre de
décalages
à effectuer
codé en
binaire
mantisse
Décalage
paramétrable
mantisse
décalée
[ \] ^
bits ejectés de la mantisse
par le décalage
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nombre de décalage
à effectuer codé
en binaire
mantisse
0
0
10
10
10
10
10
0
0
10
10
10
10
10
10
0
0
10
10
10
10
10
10
mantisse
décalée
[ \] ^
p z
x
10
bits éjectés lors
du décalage
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0
10
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Primaire
p
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Cellule
Primaire
v
3
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p
v
1
p
0
Cellule
Secondaire
v
11
11
p
v
00
00
Cellule
Secondaire
Organisation des
cellules primaires
et secondaires
p
v
sortie
Cellule primaire
a
b
i
v
i
i
p
i
Cellule secondaire
v
p
i+1
p
i+1
1
v
[ \] ^
i
v
i
0
p
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"
b0
Cellule
Primaire
1
Cellule
Secondaire
p
a0
Cellule
Primaire
v
2
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z
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Mb
q ¨ q
k
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h © Ma ≥ Mb
z
0k 1
0k (−1)
Ma ≥ Mb
q z u © | h u q h z & q © | ó h « u u q | z
$ q h | h z p h ¨ z
à
Mantisse A
Mantisse B
n
n
Modules de pré-encodage
pour la Correction
pour l’encodage
du LOP
0 0 0 ......... 0 0 1 x x x ...
n
n
représentation
spéciale
sur
n "symboles"
Arbre de
Détection
Arbre
d’Encodage
Représentation binaire
du nombre de zéros
en tête
log
2
n
Module
de
correction
représentation binaire
du nombre de
décalage à
effectuer pour la
normalisation.
[ \] ^
z n _ · aÒ g e hcgf hi e j d c ‘ i j k vd c j k ß · `
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p | ) | ¨ u á
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p | ª « q ¨ z
| | î u vu | ! $$$yz
p h z ¨ Uo V z
p © | z z
Mode d’arrondi
X
Y
Addition/soustraction
effective
bits g, r et s
Compound
Adder
Wp
Wp1
X+Y
Logique
de
controle
de
l’arrondi
MSB, LSB
Cout
X+Y+1
0
1
sel
Wp1
résultat arrondi
[ \] ^
z _ · a Ò g e hcgf hi e j d vg vi Ò h k d j d Ôi ef a vd j ¸g a a i e j h gªd Ô vd c Ñ i ‘ u i k e j à j j d a
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h u Uo V i
z
z
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h A+B+1
A+B+1
L
A + B A + B + 1 L = 1z
A+B+1
1z
h | k h X
A+B +2
S
up z
u u
n q A+B
1z
® 0
h ) | h h Y
ligne de Half Adder
C
xx
x
S
x
S
x
xL
décalage d’un bit
C
x
x1
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L
Compound Adder
Wp
Cout
Wp1
logique
L
[ \] ^
z _
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X+Y
X+Y+1
X+Y+2
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nearest
selclose
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!
¨ q * z
BSHIN
¨ u h ¨ ¨ | u | ) u z
nearest
selclose
= Cout (g + M SB · L)
∞
selclose
= Cout (g + up · M SB)
BSHIN = Cout · g
µ
Ú
¾¸±¸Þ ¸±é
m u u h * t î r p k $ & ) sq
| | h h ¨ © z
¥ h i
path
© ) ) r % s r p k $ s & ) z
path = sub · (d(n − 1) + d(n − 2) + · · · + d(1))
d
ª z
| u sign
d
ù h k #
v h h y z
u | z
sign = sign(opA) · Ef f Sub + (sign(d) · (sign(OpA) ⊕ sign(A − B)) + sign(d) · sign(OpA))
| h | u z
sign(OpA)
sign(OpB)
h | ª q
| sign(d)
sign(A − B)
q h r p k $
M anA − M anB
| ¨ © & ) sz
up
t Uo V i
up+∞ = sign(OpA) · Ef f Sub + (sign(d) ⊕ sign(OpA)) · Ef f Sub
up−∞ = sign(OpA) · Ef f Sub + (sign(d) ⊕ sign(OpA)) · Ef f Sub
up = up+∞ · round+∞ + up−∞ · round−∞
¥ h i
self∞ar.Sp1
© ) v
¶ ¨
v
A + B + 2y z
A + B + 1y
© q
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q
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shif tright
shif tlef t
© | u ¨ ¨
| ) z
self∞ar.Sp1
=
½
up · Cout (g + r + s)
Cout · (grs + up · (g · (r + s) + M SB)))
!
si addition ef f ective
si soustraction ef f ective
self∞ar.Sp2 = add · up · Cout · (L + r + r + s)
selfnearest
ar
=
½
Cout · g · (L + r + s) + Cout · L · ([LSB − 1] + g + r + s)
Cout · (grs + gr + M SB · g · (L + s))
si addition ef f ective
si soustraction ef f ective
selSp1 = selfnearest
· roundnearest + selF∞ar.Sp1 · round∞
ar
selSp2 = self∞ar.Sp2 · round∞
selS = selSp1 + selSp2
shif tright = Cout · sub
shif tlef t = M SB · sub
¥ h i
| ª u ) z
selW p1
BSHIN
shif tenable
u h ¨ | z
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h y z
n
v | u h u | ) LSBcorrige
| u h h ¨ | v y z
selW p1 = selSp2 + selSp1 · L
BSHIN =
½
Cout · (grs + gr)
Cout · (up · (g ⊕ (r + s)) + up · g)
si round to nearest
si round to ± ∞
shif tenable = shif tright + shif tlef t
lef t/rightshif t = shif tright
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d’arrondi
Ea
Ma
Sb
Eb
Mb
Addition/
Soustraction
Différence
d’exposant
Controle
Ma
signe(d)
0
1
0
1
Mb
Comparaison
des
mantisses
d
Echange (SWAP)
Mb
Ma
up
X
Mb
Ma
Mb>Ma
Y
0
EffSub
path
1
0
d(0)
Decaleur à droite
paramétrable
d’alignement
(alignment
shifter)
Y’
up
Mmin
Décaleur vers la droite
d’un bit
Y’
bit éjectés
Y’
X
g
(s=0, r=0)
1
inverseur
inverseur
X
0
1
0
d(0)
mode d’arrondi
bit éjectés
Y’’
up
Y’’
A
B
(A>B)
ligne de Half Adder
X
Codage g,r,s
Cout
L
Compound
Adder
Compound
Adder
Cout
Cout
Wp1
Wp1
Logique
de
controle
de
l’arrondi
MSB,
LSB-1
Wp
MSB,
LSB
X+Y
0
1
X+Y
sel
1
EffSub
Leading
One
Prediction
(LOP)
Logique
de
controle
de
l’arrondi
Cout
Wp
X+Y+1
Cout
X+Y+1
0
sel
Controle du
décalage final
Wp1
inverseur
LOP
Correction
Wp1
Cout
LSB corrigé
Correction
du LSB
activer
Decaleur vers la gauche
parametrable
(normalisation shifter)
bit à introduire
décalage d’un bit
Sa
Sb
droite/gauche
décalage
vers la droite ou
la gauche
sign(A-B)
signe(d)
Détermination
du signe du
résultat
path
0
1
FAR DATAPATH
CLOSE DATAPATH
Addition effective
Soustraction effective et d >1
Ea
signe(d)
mantisse
résultat
Eb
0
Sr
[ \] ^
Echange
(SWAP)
1
Mmax
Er
Soustraction effective et d = {0,1}
1
Mr
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Opérandes sur 64 bits
mode SIMD
Les opérandes sont
des flottants en
simple précision
(2 single par Chunk
de 64 bits)
Les opérandes sont
des flottants en
double précision
(un double par Chunk
de 64 bits)
deux chemins de données
sur 32 bits
un chemin de données
sur 64 bits
3 chemins de données
[ \] ^
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Opérandes sur 64 bits
mode SIMD
Les opérandes sont
des flottants en
simple précision
(2 single par Chunk
de 64 bits)
Les opérandes sont
des flottants en
double précision
(un double par Chunk
de 64 bits)
bits de poids
forts (33..32)
bits de poids
faibles (31..0)
alignements
un chemin de données
sur 64 bits
un chemin de données
sur 32 bits
2 chemins de données
[ \] ^
z _ o i k ¹ vd Ñ d ‘ he j d j i e e b d c
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Octobre
Novembre
Decembre
Janvier
Février
Mars
Analyse
Conception
Développement
Tests
Prise de connaissance du sujet
et début de l’analyse de l’existant
Nombreux
échanges de
points de vue
sur la mailing
list
Première version
proposée sur la
mailing list
début des échanges sur
la mailing list du projet
Début de l’étude des
documents sur
la conception Datapath
[ \] ^
Fin de la
conception,
début de
rédaction
du rapport
+
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