1 NNOOM M ::: DELMAS - BEN DHIA PPrréénnoom m : Sonia Mots

Transcription

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M :: DELMAS - BEN DHIA
PPrréénnoom
m : Sonia
Titre de la thèse :
UNE
NOUVELLE METHODOLOGIE DE CARACTERISATION DE L’INTEGRITE DU SIGNAL EN
CMOS
SUBMICRONIQUE PROFOND.
Thèse de doctorat soutenue à l’INSA de Toulouse en 1998 (204 pages).
N° d’ordre : 491
Spécialité : Conception des circuits microélectroniques et microsystèmes.
Résumé :
Avec l’évolution technologique vers les petites dimensions, la multiplication des niveaux de
métallisation, la densité d’interconnexion croissante et l’augmentation des vitesses de fonctionnement,
l’intégrité du signal devient une des préoccupations majeures des concepteurs de circuits intégrés. Notre
mémoire décrit une méthodologie de caractérisation des phénomènes parasites dans les circuits CMOS
submicronique, basée principalement sur la mise au point d’un système de mesure à échantillonnage
totalement intégré sur la puce. Les premiers chapitres sont consacrés à l’étude des modèles
d’interconnexion et de transistors MOS depuis les technologies conventionnelles jusqu’au submicronique
profond, illustrés par divers résultats expérimentaux. Des motifs spécifiques de caractérisation de modèles
statiques et dynamiques sont décrits. Une méthode novatrice de mesure temporelle de signaux parasites
ultra rapides est proposée au Chapitre 4. Au fil des chapitres 5 et 6, notre système de mesure évolue vers
un motif optimisé pour la caractérisation de l’intégrité du signal, aisément adaptable et transférable à tous
types de technologies CMOS.
Mots-clé :
CMOS submicronique, couplage diaphonique, intégrité du signal, Mesure dynamique sur puce,
échantillonneur.
JURY ::: 30 Novembre 1998 à l’INSA de Toulouse. Thèse préparée dans le Groupe d’Etude et de Recherche
en Microélectronique de l’INSA de Toulouse.
Président :
M. A. MARTINEZ, Professeur à l’INSA de Toulouse
Directeur de thèse :
M. E. SICARD, Maître de conférences à l’INSA de Toulouse
Rapporteurs :
M. D. DESCHACHT, Directeur de recherche CNRS, Montpellier
M. F. NDAGIJIMANA, Professeur à l’ENSERG de Grenoble
M. E. GARCIA-MORENO, Professeur à l’université des îles Baléares
Examinateurs :
M. A. PEYRE LAVIGNE, Dir. conception et nouvelles technologies, Motorola.
M. H. JAOUEN, TCAD Manager, ST-Microelectronics.
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M :: DELMAS - BEN DHIA
PPrréénnoom
m : Sonia
Titre de la thèse en anglais :
A NEW METHODOLOGY FOR SIGNAL INTEGRITY CHARACTERISATION IN DEEP SUBMICRON CMOS.
Abstract :
In CMOS integrated circuits, the multiplication of metallization layers, the tremendous shift of the signal
spectrum towards ultra high frequencies along with the increased coupled surfaces cause several parasitic
effects which may jeopardize the behavior of the chip. The handling of interconnection related problems
has changed dramatically, due mainly to the increasing role of RC delays, crosstalk and inductance effects
between interconnects. At the beginning of this work, we describe the different MOS and interconnects
electrical models. Our proposal concerns a novel sensor for on-chip measurements of high frequency
parasitic signals, illustrated in chapter 4 by the measurement of power supply fluctuations. This "on-chip
oscilloscope" is optimized in chapter 5 and 6 to extract the time-domain aspect of several parasitic effects
in order to characterize signal integrity in CMOS submicron technologies.
Key Words:
CMOS submicron technology, Crosstalk, signal integrity, On-chip dynamic measurement, sampling
technique.
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Ce travail a été effectué au sein du groupe d’étude et de recherche en micro-électronique
dans le département de génie électrique et informatique de l’INSA de Toulouse. Je remercie M.
J. ERSCHLER, ancien directeur de ce département, pour ses nombreux conseils et la confiance
qu’il m’a faite à mes débuts.
Je voudrais témoigner toute ma sympathie et ma vive reconnaissance à Etienne, mon
directeur de thèse, qui a fait preuve de tant de patience et de pédagogie tout au long de ces trois
dernières années. Il a su me donner confiance en moi-même, en particulier en me permettant de
participer à de nombreuses conférences internationales et réunions techniques avec des
industriels, en relation directe avec mon sujet. Merci pour tout !
J’adresse mes sincères remerciements à M A. MARTINEZ qui me fait l’honneur de
présider mon jury, ainsi qu’à M. D. DESCHACHT, M. F. NDAGIJIMANA et M. E. GARCIAMORENO qui ont accepté d’être rapporteurs. Je leur en suis très reconnaissante, en particulier
pour la qualité de leurs conseils.
Consciente de l’opportunité qui m’a été donnée de travailler en collaboration avec le milieu
industriel, je tiens à exprimer toute ma gratitude à M. H. JAOUEN (ST-Microelectronics), M. A.
PEYRE LAVIGNE (MOTOROLA) et M. T. STEINCKE (SIEMENS HL), pour l’intérêt qu’ils
ont porté à mes recherches et pour m’avoir donné accès à des technologies avancées, sans
lesquelles ce travail n’aurait pu être mené à bien..
Un grand merci à Pierrot (P. SOLIGNAC), qui a réalisé les différents bancs de test
nécessaires à la mise en œuvre de notre système de mesure. Ses compétences, sa disponibilité et
sa patience m’ont rendu d’inestimables services.
Je ne peux oublier Mimi (M. ROCA) qui m’a tant soutenue en première année de thèse.
Nos confrontations parfois musclées ont fait avancer mes travaux dans la bonne voie, me forçant
constamment à remettre en question mes résultats.
Nombreux sont ceux qui m’ont supportée durant ces dernières années, je pense à tous les
membres du DGEI, Colette, Pascale, Claude, Ana, Jean-Louis, Jean-Yves, Pierre, Fofo, Bernard
3
et tous les autres, la liste serait trop longue. Je remercie évidemment mes collègues de bureau,
Marc, Fafa et Chen Xi avec qui le travail en équipe à toujours été très instructif et plein de vie.
Je ne peux terminer ces remerciements sans exprimer toute ma gratitude à ma famille qui
m’a supportée, soutenue et conseillée tout au long de cette thèse, en particulier Karim, mes
parents et ma grand-mère. Comment les citer tous, ils sont tellement nombreux ! Je fais tout de
même un clin d’œil à Pierrette et Colette; elles comprendront. Je n’oublie certainement pas Séra
à qui je dois tellement de choses depuis tant d’années, et ce n’est pas fini ! Pauvre Séra !
4
S
SO
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MM
MA
AIIR
RE
E
SOMMAIRE ..............................................................................................................................................................5
INTRODUCTION......................................................................................................................................................9
CHAPITRE 1 : EVOLUTION TECHNOLOGIQUE.............................................................................................13
1.1 – LES GRANDES TENDANCES DE L’ÉVOLUTION TECHNOLOGIQUE. ..................................................................13
1.2 – EVOLUTIONS DES INTERCONNEXIONS........................................................................................................15
1.3 – EVOLUTION DYNAMIQUE..........................................................................................................................19
1.4 – CONCLUSION...........................................................................................................................................22
BIBLIOGRAPHIE DU CHAPITRE 1 :.......................................................................................................................24
CHAPITRE 2 : MODÉLISATION DES TRANSISTORS MOS ...........................................................................25
2.1 – EVOLUTION DES MODÈLES DE TRANSISTORS MOS.....................................................................................25
2.2 - LE MODÈLE DE MOS NIVEAU 1 .................................................................................................................27
2.4 - LE MODÈLE DE MOS NIVEAU 9 DE PHILIPS (MM9) ....................................................................................35
2.5 – JUSTIFICATION D’UN MOTIF D’EXTRACTION PERSONNALISÉ ........................................................................39
2.6 – VÉHICULES ET OUTILS DE TESTS ...............................................................................................................41
2.7 – MÉTHODOLOGIE D’EXTRACTION DES PARAMÈTRES DES MODÈLES NIVEAU 3 ET MM9..................................47
2.8 – CONCLUSION...........................................................................................................................................60
CHAPITRE 3 : MODÉLISATION DES INTERCONNEXIONS ..........................................................................63
3.1 – DYSFONCTIONNEMENTS DUS AUX INTERCONNEXIONS ................................................................................63
3.2 – ELÉMENTS CAPACITIFS CARACTÉRISANT UNE INTERCONNEXION .................................................................67
3.3 – ELÉMENTS RÉSISTIFS CARACTÉRISANT UNE INTERCONNEXION....................................................................75
3.4 – ELÉMENTS INDUCTIFS CARACTÉRISANT UNE INTERCONNEXION ..................................................................78
3.5 – MODÈLES D’INTERCONNEXIONS ...............................................................................................................81
3.6 – MODÉLISATION DE BOÎTIERS ....................................................................................................................84
3.7 – CONCLUSION...........................................................................................................................................86
5
CHAPITRE 4 : UNE NOUVELLE MÉTHODE DE MESURE D’INTÉGRITÉ DE SIGNAL SUR PUCE.........89
4.1 - MÉTHODES DE MESURE EXISTANTES ..........................................................................................................90
4.2 – DÉVELOPPEMENT DU PREMIER CAPTEUR DE MESURE ..................................................................................99
4.3 – CONCLUSION.........................................................................................................................................112
BIBLIOGRAPHIE DU CHAPITRE 4 :.....................................................................................................................113
CHAPITRE 5 : MESURE DE L’INTÉGRITÉ DE SIGNAL EN SUBMICRONIQUE ......................................115
5.1 – OPTIMISATION DE L’ÉCHANTILLONNEUR .................................................................................................115
5.2 – CALIBRATION DU CAPTEUR 0.35 µ M. ......................................................................................................125
5.3 – MESURE DU DÉLAI DE PROPAGATION DANS UNE INTERCONNEXION EN 0.35 .µ M.........................................130
5.4 – MESURE DU COUPLAGE DIAPHONIQUE ENTRE DEUX PISTES EN 0.35 µ M. ....................................................133
5.5 – MESURE DU DÉLAI DE COMMUTATION INDUIT PAR COUPLAGE DIAPHONIQUE EN 0.7 µ M. ............................135
5.6 – MESURE DE PERTURBATIONS SUR UNE LIGNE D’ALIMENTATION EN 0.7µ M .................................................138
5.7 – CONCLUSION.........................................................................................................................................140
CHAPITRE 6 : MESURE DE L’INTÉGRITÉ DE SIGNAL EN SUBMICRONIQUE PROFOND. .................143
6.1 – NOUVEAU CONCEPT POUR UNE CARACTÉRISATION UNIQUE......................................................................143
6.2 – CARACTÉRISATION DE L’INTÉGRITÉ DU SIGNAL. ......................................................................................156
6.3 – TRANSFERT INDUSTRIEL ET PERSPECTIVES. .............................................................................................159
CONCLUSION ......................................................................................................................................................161
GLOSSAIRE..........................................................................................................................................................163
UNITÉS ET CONSTANTES USUELLES ............................................................................................................167
ANNEXE 1 : LE MODÈLE DE MOS NIVEAU 9 DE PHILIPS (MM9).............................................................169
ANNEXE 2 : DESCRIPTION DU PREMIER BANC DE TEST .........................................................................177
ANNEXE 3 : RAPPORT DE CONCEPTION DE LA PUCE BLUE (0.25 µM) ..................................................179
ANNEXE 4 : POINTS CLE POUR LE TRANSFERT INDUSTRIEL.................................................................189
TABLE DES MATIERES .....................................................................................................................................196
6
7
8
Introduction
IIN
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DU
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CT
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ON
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Il y a quarante ans environ Jack Kilby, l’inventeur du circuit
intégré, était convaincu que son invention allait révolutionner quelque
chose. Mais de quelle révolution s’agissait-il ? Il ne le savait pas bien.
Eh bien, maintenant nous le savons : cette révolution est celle de la
micro-électronique qui fait d’une réalité la révolution du XXIe siècle,
celle de l’intelligence.
(Jean Phillipe Dauvin, 1998)1.
Les semi-conducteurs sont nos alliés au quotidien, tant dans notre environnement
professionnel que personnel. L’automobile, le matériel informatique, la communication mobile,
le matériel audio-vidéo, et même nos équipements électroménagers sont avides de ces circuits
intégrés de quelques mm2, communément appelés "puces". Au tournant de ce siècle, plus de
80% des applications de la micro-électronique, seront des marchés de masse contre 20% en
1960.
Les années 80-90 ont été le théâtre d’une très forte croissance de l’industrie du semiconducteur qui n’a cessé de faire évoluer ses performances tout en réduisant les coûts des
composants pour trouver de nouveaux débouchés. En terme de progrès, on cherche à
augmenter le degré d’intégration et la vitesse des microprocesseurs, en réduisant la taille des
transistors, en augmentant la surface des puces tout en conservant leur fiabilité, ainsi qu’en
transférant de plus en plus de composants discrets sur le circuit intégré.
Avec l’évolution technologique vers les petites dimensions, la multiplication des niveaux
de métallisation, l’accroissement des longueurs d’interconnexions ainsi que des vitesses de
fonctionnement, l’intégrité du signal devient une des préoccupations principales des
concepteurs de circuits. En effet, le développement des méthodologies de conception et de
dessin passe par une meilleure compréhension des phénomènes nouveaux qui font leur
apparition pour chaque technologie de pointe et qui altèrent ou améliorent le fonctionnement
de ces circuits.
1
Jean Phillipe Dauvin, (REE, avril 1998).
9
Introduction
Les temps de commutation des transistors, les formes de propagation du signal, les
bruits de couplage évoluent donc de technologie en technologie, nécessitant une remise en
cause des modèles de transistors MOS, des modèles d’interconnexions ainsi que des modèles
d’effets parasites. La modélisation des transistors, qui, jusqu'à présent, était un point focal,
laisse aujourd’hui une place plus importante à celle des interconnexions. En effet, avec la mise
au point de nouveaux modèles de transistors MOS tels que BSIM3.3 ou MM9, leur
fonctionnement dynamique pour des technologies submicroniques, est relativement bien prédit,
alors que les phénomènes parasites liés aux interconnexions, sont moins bien maîtrisés.
Afin d’améliorer la connaissance de cet ensemble de phénomènes, de les modéliser, de
dicter des règles de précaution à prendre lors de la conception de circuit, il est au préalable
nécessaire d’effectuer un grand nombre de mesures statiques et dynamiques au cœur du
problème, c’est à dire au sein même du circuit intégré.
Dans cette optique, nous tentons de répondre aux attentes des concepteurs devant faire
face aux problèmes d’intégrité de signal, en proposant un système à échantillonnage totalement
intégré sur la puce, permettant de réaliser des mesures dynamiques des différents phénomènes
temporels se produisant sur le circuit en fonctionnement. Les différentes campagnes de
mesures menées dans des technologies CMOS de 1.0 µm à 0.25µm fournissent un élément clé
dans la compréhension des phénomènes parasites et dans la mise au point de règles de
tolérance
aux
bruits
afin
de
prédire
les
dysfonctionnements
des
circuits
intégrés
submicroniques.
Ce mémoire comporte cinq chapitres principaux :
Dans un premier chapitre, nous rappelons le contexte de l’étude, l’évolution
technologique en micro-électronique et en particulier son impact sur les performances des
transistors MOS ainsi que des interconnexions. Nous tenterons enfin, de mettre en évidence les
principaux problèmes liés à cette formidable explosion de la densité de pistes métalliques qui
relient les différents blocs actifs des circuits intégrés.
Les chapitres 2 et 3 sont consacrés à l’étude des différents modèles de transistor MOS et
d’interconnexions suivant les technologies. Après avoir justifié nos choix, nous explicitons les
modèles mis en œuvre pour simuler le plus correctement possible les phénomènes mesurés
dans les chapitres suivants. Dans toutes nos simulations, les modèles de boîtiers sont pris en
compte.
10
Introduction
Dans le chapitre 4, nous tentons de répertorier les principales méthodes de mesures de
phénomènes transitoires sur puce, leurs domaines d’application, leurs atouts et leurs
inconvénients. Nous introduisons alors le principe du premier système de mesure que nous
avons développé pour la caractérisation des fluctuations d’alimentation des circuits intégrés,
ainsi que les motifs de calibration qui lui sont associés.
Le chapitre 5 présente les deux premières puces, ALFA et DEEP, réellement consacrées à
la mesure des phénomènes parasites liés aux interconnexions grâce au système à
échantillonnage mis au point précédemment. Les spécifications d’ALFA en technologie CMOS
0.7 µm, ont été explicitées dans le cadre du GDR GAPS et celle de DEEP en technologie 0.35
µm, par ST Microelectronics, partenaire du projet MEDEA n° A-408 "Microelectronic design
with physical constraints" , coordonné par MATRA Système et Information. La conception de
cette dernière puce en relation avec le fondeur ST Microelectronics, a permis de confronter nos
idées avec les attentes des concepteurs, ainsi que des spécialistes des modèles afin de mettre au
point les configurations de test permettant de caractériser précisément l’intégrité du signal.
Enfin, le chapitre 6 présente un système de mesure amélioré, basé sur les mêmes
principes que le précédent, mais doté de quatre sondes et de deux sorties. La nouveauté réside
non seulement dans l’optimisation des performances de notre échantillonneur, mais dans la
conception d’un motif de caractérisation de l’intégrité du signal pouvant à la fois mesurer des
délais de propagation, des couplages entre pistes et des perturbations sur front par couplage.
Ce motif très facilement exportable, est implémenté sur BLUE en technologie CMOS 0.25 µm
par ST-Microelectronics.
Enfin, nous concluons ce rapport en ouvrant la voie sur la possibilité d'exploiter nos
résultats de mesures afin de fournir des abaques, des règles de dessin, voire de nouveaux
modèles évolutifs avec certains paramètres de dessin.
11
Chapitre 1 : Evolution technologique
12
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En l’espace de quelques années, la micro-électronique a effectué des progrès prodigieux.
Avec l'avancée technologique vers les petites dimensions et la volonté d'intégration maximale,
on assiste à une évolution importante de la surface de silicium utilisable, des niveaux de
métallisation et des longueurs d’interconnexions. Afin de comprendre les préoccupations
principales des concepteurs de circuits comme l'intégrité du signal ou l'accroissement des
phénomènes parasites exacerbés pour des technologies submicroniques profondes, nous
étudions principalement dans ce chapitre l'impact de l'évolution technologique sur les
couplages diaphoniques et les retards de propagation, en nous basant sur les données typiques
fournies par les règles de dessin du fondeur ST-Microelectronics.
1.1 – Les grandes tendances de l’évolution technologique.
Grâce à la possibilité d’intégration sur un même substrat silicium de plus en plus de
transistors et de niveaux métalliques, on crée des circuits de plus en plus complexes, des
mémoires de plus en plus importantes et des microprocesseurs de plus en plus performants.
L’apparition du procédé de silicium plannaire qui a permis de fabriquer des MOS de type N et
P sur le même substrat date environ des années 60. Depuis, la technologie CMOS
(Complementary Metal-Oxyde-Semiconducteur) joue un rôle prédominant dans l’industrie du
circuit intégré. Au début des années 80 les longueurs L minimale de canal d'un transistor MOS
que l'on pouvait trouver sur le marché était encore supérieure au micron alors qu'à l'aube du
deuxième millénaire certains transistors en production auront une longueur de canal proche du
dixième de micron. La figure 1 illustre les points clés de l’évolution technologique en microélectronique sur une dizaine d'années à partir de 1992 [1-1].
13
0.5 µm
3 niveaux métalliques
VDD
0.25 µm
VDD=2.5V et f=350MHz
1992
1998
VDD=1.5V et f=600MHz
2004
Figure 1 : Aperçu de l’évolution technologique
On peut remarquer que le même transistor MOS composé d’une grille en polysilicium et
de deux zones de diffusion reste d’une forme identique mais sa surface diminue peu à peu, de
même que l’épaisseur de l’oxyde de grille. Pour préserver cet oxyde, la tension d’alimentation
ne cesse de décroître, ainsi que la tension de seuil des MOS. La réduction de la longueur L du
canal augmente le courant disponible pour une largeur W identique, et de ce fait, accélère la
charge et décharge des capacités des nœuds qui y sont connectés. Parallèlement,
l’augmentation du nombre de niveaux de routage permet de disposer de solutions de plus en
plus compactes pour établir les liens entre transistors.
1,4
1000
1,2
1,2
2
Lithographie (µm)
Surface (mm )
Technologie
en production
1
0,8
0,8
0,6
0,5
0,4
0,4
0,35
0,35
Technologie au
stade recherche
0,2
0
1985
1990
0,25
0,18
0,25
0,1
1995
0,18
0,06
2000
Mémoires
Micro Pros
ASIC
Exponentiel (ASIC)
0,12
0,04
2005
Années
2-a : Evolution de la longueur de canal L du MOS
ces dernières années
14
100
10
1985
1990
1995
2000
2005
Années
2-b : Evolution de la surface des mémoires, microprocesseurs
et ASIC en fonction de l’année
Taille des mémoires (bit)
Nombre de transistors
1010
9
10
1G
256M
9
8
10
10
pentium II
7
Merced
486
pentium
80286
106
82
85
256K
105
8086
4
4M
1M
80386
10
10
16M
107
6
10
5
64M
108
10
89
92
95
98
01
04
82
89
92
95
98
01
04
Années
Années
2-c : Evolution du nombre de transistors des différents
microprocesseurs ces dernières années
85
2-d : Evolution de la complexité des mémoires ces dernières
années
Figure 2 : Les grandes tendances de l’évolution technologique ces dernières années.
Les figures 2-a et 2-b détaillent les deux grandes tendances de l’évolution technologique
[1-1] : la réduction de la longueur minimale L du canal du transistor MOS et l’augmentation de
la surface moyenne d’un microprocesseur, d’une mémoire et d’un ASIC. Cette opposition de
tendance pourrait paraître contradictoire, mais en réalité, malgré la diminution des tailles des
transistors et des interconnexions, la surface active de silicium que l’on est capable de réaliser
avec le même taux de fiabilité ne cesse de croître. Ceci explique cette formidable avancée dans
la complexité des mémoires et des microprocesseurs comme l’illustrent les figures 2-c et 2-d.
1.2 – Evolutions des interconnexions
En ce qui concerne l’évolution des interconnexions dans les circuits intégrés, on peut
constater une augmentation constante du nombre de niveaux métalliques autorisant un
routage plus dense.
Afin d’évaluer la densité d’interconnexions maximale, nous avons calculé le nombre
maximal de pistes de chaque niveau métallique pouvant couvrir l’ensemble de la puce. Pour
cela, nous avons pris en compte la largeur minimale des pistes et l’espacement minimal
autorisé entre deux pistes, exprimés par mm2, pour chaque niveau métallique. Nous avons
ensuite ajouté bout à bout l’ensemble des pistes pour chaque technologie. Les résultats de cette
étude donnés figure 3-a montrent que la densité a été multipliée par 10 en 20 ans.
15
La figure 3-b donne la longueur typique d’interconnexion LTyp calculée selon la méthode
de [1-2] pour une surface de puce donnée (équation F1):
F1)
LTyp =
AC
2
AC étant la surface de la puce en mm2
Nous avons utilisé pour AC la surface maximale autorisée par la technologie donnée
figure 2-b pour les ASIC. On constate une augmentation régulière de la longueur typique
d'interconnexion avec la réduction de la lithographie. Cette longueur servira de base dans les
10000
18
9000
16
8000
14
7000
12
Ltyp(mm)
2
densité (m/mm )
différentes études de ce chapitre.
6000
5000
4000
10
8
6
3000
4
2000
2
1000
0
1985
1990
1995
2000
Années
3-a :Evolution de la densité d’interconnexions ces
dernières années
2005
0
1985
1990
1995
2000
2005
Années
3-b :Evolution de la longueur typique d’interconnexions
ces dernières années
Figure 3 : Evolution des interconnexions : densité et longueur typique
L’étude suivante consiste à évaluer la valeur des éléments parasites de l'interconnexion
typique pour différentes technologies: capacité vers la masse et résistance de ligne pour la
configuration décrite figure 4. Nous nous plaçons toujours dans la même configuration en
choisissant des interconnexions en métal 2 de longueur et hauteur par rapport au substrat
typique et de largeur et épaisseur minimales (tableau 1). La distance entre les pistes est aussi
au minimum de la technologie.
16
w
LTyp
CC
d
e
R
R
CS
CS
h
Figure 4 : Configuration étudiée : 1 piste de métal de niveau 2 au dessus d’un plan de masse.
w = largeur minimale du métal 2 (µm).
e = épaisseur typique du métal 2 (µm).
h = hauteur typique du métal 2 par rapport au substrat (µm).
d = distance minimale entre deux interconnexions de métal 2 (µm).
LTyp = longueur typique d'une interconnexion pour une technologie donnée (µm).
R = résistance de l'interconnexion (Ohms).
CC = capacité de couplage (fF).
CS = capacité vers la masse (fF).
Technologie
1.2 µm
0.8 µm
0.5 µm
0.35 µm
0.25 µm
0.18 µm
Largeur "W"
1.8 µm
1.2 µm
0.9 µm
0.8 µm
0.5 µm
0.3 µm
Epaisseur "e"
1.1 µm
1.0 µm
1.0 µm
0.72 µm
0.6 µm
0.6 µm
Hauteur "h"
2.5 µm
2.5 µm
2.5 µm
2.5 µm
2.5 µm
2.5 µm
Espacement "d"
1.8 µm
1.2 µm
0.9 µm
0.8 µm
0.5 µm
0.4 µm
Tableau 1: Géométrie des pistes de métal 2 d'après les règles de dessin des fondeurs AMS, ES2 et ST.
L'étude consiste donc à calculer les éléments parasites de ces interconnexions pour
différentes technologies ; les résultats sont reportés figure 5. En ce qui concerne le calcul des
capacités, nous utilisons les formules proposées par [1-3] appliquées à LTyp,. Nous avons choisi
le métal de niveau 2 plutôt que de niveau 1 dont les caractéristiques électriques ont fortement
varié avec l’évolution technologique. Pour le calcul de la résistance, nous simplifions le
17
problème en nous limitant à la résistance statique, en supposant le conducteur homogène
(équation F2).
F2)
R=
ρ ⋅ LTyp
ρ : résistivité du matériau utilisé pour l'interconnexion.
e
2000
100
90
Capacité (fF/mm)
70
60
50
40
Capacité vers
la masse
30
20
10
0
1985
1990
1995
2000
2005
Années
5-a :Evolution des capacités vers la masse et des capacités de
couplage pour une interconnexion typique en métal2 (fF)
RésistanceTypique (Ohms)
1800
Capacité de
couplage
80
Aluminium
1600
1400
1200
Cuivre
1000
800
600
400
200
0
1985
1990
1995
2000
2005
Années
5-b :Evolution de la résistance du métal2.pour les
longueurs typiques (Ohms).
Figure 5 : Evolution des éléments parasites dans les interconnexions (résistances et capacités)
Les résultats obtenus figure 5-b montrent que la résistance de ligne a tendance à
fortement augmenter avec l’avancée technologique. D'après la figure 5-a, la capacité de
l’interconnexion vers la masse reste quasi constante alors que la capacité de couplage ne cesse
d'augmenter provoquant des phénomènes de couplages électromagnétiques de plus en plus
important. Cela est dû à la réduction plus importante de la largeur "W" de l'interconnexion par
rapport à son épaisseur "e", ainsi qu'à celle de la distance "d" séparant deux conducteurs
(tableau 1). Sur une interconnexion typique, des retards de commutation importants
apparaissent pour des technologies submicroniques. Il devient donc nécessaire de réaliser des
efforts technologiques tels que l'utilisation d'interconnexions en cuivre ayant une meilleure
conductivité et permettant de réduire au mieux ces retards d'environ 40%.
18
1.3 – Evolution dynamique
Afin de rendre compte de la nuisance de certains phénomènes naissant avec la course à
la miniaturisation, nous avons choisi d’étudier l’évolution des délais de propagation et des
couplages parasites pour différentes technologies, de la 1.2 µm à la 0.18µm.
En ce qui concerne les délais de propagation, on discerne deux causes principales : le
temps de commutation des portes logiques et le temps de propagation le long d’une
interconnexion. Le délai global a longtemps été un problème de délai de porte, avec une
contribution peu significative de l’effet de retard lié à l’interconnexion elle-même,
essentiellement capacitive [1-4]. Ce délai est maintenant surtout lié à l’interconnexion, avec
tout d’abord un effet RC très important (environ 200 ps en 0.25 µm sur une interconnexion de 5
mm), suivi d’effets de propagation, autrement dit de limitation liée à la vitesse de la lumière (20
ps environ sur cette même piste). Pour illustrer cette évolution, nous avons pris en compte dans
nos simulations les longueurs d’interconnexions typiques, calculées dans le sous chapitre
précédent, ainsi que des inverseurs de base des bibliothèques des fondeurs.
La figure 6-a explicite notre méthode d’évaluation du retard introduit par la
commutation d’une porte. A l’aide du logiciel Microwind [1-5], nous avons réalisé au niveau
"layout" un oscillateur formé de trois inverseurs CMOS de longueur de canal L minimal
connectés entre eux par des interconnexions les plus courtes possibles. Pour les technologies
supérieures à 0.35µm, les simulations ont été menées avec le niveau 3 de SPICE [1-6], par
contre de 0.35µm à 0.18µm, nous avons utilisé le modèle MM9 de Phillips [1-7]. La justification
de ces choix est donnée en conclusion du chapitre 2. Le chronogramme de la figure 6-a montre
que pour réaliser une période d’oscillation, chaque porte a dû commuter deux fois, ce qui
revient à dire qu’une période d’oscillation est égale à six fois le temps de commutation d’un
inverseur à condition d'équilibrer les tailles des transistors N et P de manière à ce que le temps
de commutation sur un front montant soit identique à celui sur un front descendant. Le temps
de propagation le long des interconnexions est négligeable car les connexions sont très courtes.
La figure 6-b explicite la méthode d’évaluation du délai dû à l’interconnexion. Connaissant la
valeur de la capacité vers la masse et de la résistance de chaque interconnexion typique, pour
chaque technologie, nous avons utilisé un simulateur SPICE pour réaliser cette étude. Pour des
raisons de simplicité, le délai entre un bout et l’autre de la piste est déterminé à Vdd/2 et non
entre 10% du front de départ et 90% de celui d’arrivée comme l’on trouve souvent dans la
littérature.
19
A
B
C
A
Rtyp
A
B
Ctyp
Ctyp
2
2
T : période d’oscillation
Td : Délai de propagation
A
T
B
A
T
C
tA0
B
T
tA2
tA1
T
T
tB à Vdd/2
tA à Vdd/2
tc = T /6
td = (tB-tA)à Vdd/2
tc :temps de commutation d’un inverseur
td :délai dû à l’interconnexion
6-a :Méthode de simulation du retard introduit par
une porte CMOS
6-b :Méthode de simulation du délai de propagation sur
une interconnexion.
Figure 6 : Schémas de principe permettant l’évaluation des différents délais introduits par les portes
logiques et les interconnexions
A partir des résultats obtenus de ces deux types de simulation, nous avons comparé sur
l’histogramme de la figure 7, la part du retard due aux portes logiques ("buffer" typique de la
technologie) et celle due aux interconnexions typiques définies précédemment. On peut
remarquer que la tendance globale est à l’augmentation des délais. Le délai par porte diminue
de façon quasi linéaire alors qu’à l’inverse, le délai de propagation croît de façon plutôt
exponentielle.
0,6
0,5
delai/inter (ns)
Délai (ns)
0,4
délai/porte (ns)
0,3
0,2
0,1
0
1986
1988
1992
1995
1998
2001
Figure 7 : Histogramme représentant la part du délai due aux portes et celle due aux interconnexions.
20
En
ce
qui
concerne
les
perturbations
dues
au
couplage
diaphonique
entre
interconnexions métalliques, la réduction des dimensions latérales (les dimensions verticales
variant peu) exacerbe le couplage diaphonique qui devient un des phénomènes parasites
majeur des circuits submicroniques profonds [1-8]. Avec l'évolution technologique, le facteur de
forme de l’interconnexion de plus en plus apte au couplage latéral, donc à la diaphonie, qui est
matérialisé figure 8 par les lignes de champ reliant les conducteurs, plus nombreuses et
resserrées en (8-b) qu’en (8-a), alors que le lien avec la masse se relâche.
Cfort
Cfaible
Cfort
Cfort
Cfort
Cfort
8-a : Couplage en micronique (1.2µm).
Cfaible
Cfaible
8-b : Couplage en submicronique (0.25µm)
Figure 8 : Lignes de champ entre un conducteur métal 2 polarisé à VDD et son proche voisin connecté à la
masse.
La figure 9 présente la méthode de simulation et les résultats obtenus dans l’étude de
l’évolution du couplage capacitif dans les circuits intégrés ces dernières années. Comme jusqu'à
présent, nous utilisons les interconnexions métal 2 dont la longueur typique a été déterminée
précédemment pour chaque technologie. La piste victime, sur laquelle nous menons l’étude, est
rappelée à la masse, comme l’illustre la figure 9-a, par un transistor NMOS de petite taille
(largeur "W" et longueur "L" au minimum de la technologie) Un "buffer" de grande taille
(largeur "W" importante et longueur "L" au minimum de la technologie) génère un front
montant raide sur la piste coupable. La figure 9-b représente le pourcentage de bruit qui
apparaît sur la victime, par rapport à VDD. L'étude sur un front descendant donne des résultats
identiques si les transistors N et P des inverseurs sont dimensionnés de façon à rattraper
l'écart de mobilité entre un NMOS et un PMOS. Par contre, le bruit est plus important sur un
front descendant si la différence de mobilité n'est pas compensée.
21
Ctyp
Ctyp
Rtyp
2
70
2
60
C X .typ
C X .typ
2
2
Rtyp
Ctyp
Vdd
2
Bruit/Vdd (%)
50
40
30
20
10
Ctyp
0
1985
1990
2
: point d’évaluation du couplage capacitif
9-a :Méthode de simulation du couplage
électromagnétique entre deux pistes.
1995
2000
2005
Années
 ∆V

 V DD

 en % : (amplitude du couplage)

9-b :Evolution de l’amplitude du couplage
électromagnétique en % de VDD
Figure 9 : Simulation de l’évolution du couplage électromagnétique au cours des dernières années.
D’après les résultats de simulation le pourcentage du bruit de couplage par rapport à la
tension d’alimentation VDD double entre les technologies 1.2 µm et 0.18 µm. Nous nous sommes
positionnés dans le pire cas, avec des longueurs couplées importantes, une distance entre les
pistes minimales et un "buffer" d'attaque (entrée de la piste coupable) très puissant. Avec des
pourcentages de bruit aussi élevés, il est à craindre que le circuit ne fonctionnera pas. Le
problème est de s’assurer que de telles configurations de lignes couplées ne se trouveront pas
sur la puce. Seuls des logiciels spécifiques sont à même d’apporter cette garantie.
1.4 – Conclusion
A partir des données technologiques des fondeurs et de la SIA Roadmap [1-2], nous avons
défini une configuration d'interconnexions typiques pour chaque technologie afin d'étudier les
conséquences de l'évolution technologique sur l'intégrité de signal. Les résultats de simulations
confirment tout d’abord une nette augmentation des délais de propagation le long des
interconnexions. Malgré une amélioration constante de la vitesse de commutation des portes, le
phénomène limitatif est le délai lié à la structure de plus en plus résistive de l’interconnexion.
De plus, les dimensions latérales ne cessent de décroître tandis que les dimensions verticales
évoluent peu, augmentant les effets de proximité entre interconnexions. En 0.25µm, les bruits
parasites par effet de diaphonie atteignent des valeurs proches ou supérieures aux seuils de
22
commutation des portes logiques. De tels bruits peuvent entraîner une panne du circuit. Ces
phénomènes parasites doivent donc être maîtrisés afin d'assurer le bon fonctionnement de la
puce.
23
Bibliographie du chapitre 1 :
[1-1]
The National Technology Roadmap for Semiconductors, 1997, Semiconducteur Industry
Association http ://www.sematech.org/public.
[1-2]
Bakoglu "Circuits, Interconnections and Pakckaging for VLSI" , p196, Addison Wesley, 1990.
[1-3]
Delorme N., Belleville M., Chilo J. "Inductance and capacitance analytic formulas for VLSI
interconnects" Electronic letters, vol 32, n°11, pp 996-997, May 1996.
[1-4]
Weste, Eshraghian "Principles of VLSI design" , Addison Wesley, 93.
[1-5]
Sicard E. "Microwind : an introduction to microelectronics", INSA Editor, 1998, ISBN 2-87649017X
[1-6]
Quarles, Newton, Pederson "SPICE3 version 3f3 manual" University of Berkeley, California, 1993
[1-7]
R. Velghe et al., "MOS Model 9" , Philips Research Labs, June 95, Report NL-UR 003/94.
[1-8]
Gal "On-chip crosstalk, the new signal integrity challenge" , Proc. Custuom IC Conf, 1995
24
Chapitre 2 : Modélisation des MOS
C
CH
HA
AP
PIIT
TR
RE
E2
2 :: M
MO
OD
DE
EL
LIIS
SA
AT
TIIO
ON
ND
DE
ES
ST
TR
RA
AN
NS
SIIS
ST
TO
OR
RS
S
M
MO
OS
S
Les temps de commutation des transistors, les formes de propagation du signal, les bruits
de couplage évoluent de technologie en technologie, nécessitant une remise en cause des modèles
de transistors MOS, des modèles d’interconnexions ainsi que des modèles d’effets parasites. Dans
ce chapitre, nous nous intéressons à l’étude des domaines de validité des différents modèles de
transistors MOS, en fonction de la technologie. Après avoir présenté les modèles les plus
couramment utilisés, nous justifions la nécessité de choisir pour une technologie donnée, le
modèle le plus fiable possible, mais plus encore, la nécessité d’adapter manuellement tous les
paramètres de ce modèle pour le circuit utilisé. Nous présentons alors notre démarche qui vise à
inclure systématiquement sur chacune des puces réalisées, une série de motifs spécifiques afin
d’extraire de manière fiable, simple et précise les différents paramètres des modèles de
transistors MOS canal N et canal P. La phase d’extraction, décrite dans ce chapitre, vise à
ajuster les différents paramètres des modèles afin de superposer au mieux les caractéristiques
simulées et mesurées d’une série de transistors. Cette étape se révèle primordiale dans la mise
au point de notre système de mesure, en particulier dans la prédiction de son fonctionnement
analogique.
2.1 – Evolution des modèles de transistors MOS
Depuis
plus
de
10
ans,
la
technologie
CMOS
(Complementary
Metal-Oxyde-
Semiconducteur) joue un rôle prédominant dans l’industrie du circuit intégré. Cette technologie
n’est pas nouvelle. Le transistor MOS à effet de champ a été inventé par J. Lilienfeld en 1925 et
une structure semblable au MOS actuel fut proposée en 1935 par O. Heil. Pendant plusieurs
années, le transistor bipolaire a prédominé sur le transistor MOS jusqu’à l’apparition du procédé
de silicium plannaire, dans les années 60. La fabrication des MOS de type N et P sur le même
substrat date environ de la même époque. Afin de prédire le fonctionnement d’un circuit,
d’évaluer les marges d’erreurs par rapport à la spécification ou de tester différentes approches, la
simulation du comportement électrique d’un circuit se révèle très utile. Un bon modèle
25
mathématique doit reproduire ce comportement en tenant compte des propriétés physiques du
circuit et de son environnement de fonctionnement.
En 1968, le premier modèle de simulation de transistor MOS est mis au point par
Shichman-Hodges selon la méthode de Negel. Le modèle niveau 1 [2-1], du fait de la simplicité de
ses équations, permet une compréhension aisée du fonctionnement de base d’un transistor idéal.
Néanmoins, bien qu’utile pour des calculs rapides, il contient plusieurs approximations qui
limitent sa précision. Certains effets du second ordre tels que la limitation de la vitesse des
porteurs, la conduction sous le seuil, ou encore la dégradation de la mobilité dans les canaux
courts, ne sont pas pris en compte, ce qui limite ce modèle aux technologies largement
supérieures au micron.
En 1980, deux nouveaux modèles dérivés du premier, sont proposés dans le simulateur
Spice de l’Université de Berkeley en Californie. Le niveau 2 (10µm-2µm) est un modèle
analytique qui repose entièrement sur des équations de la physique du composant. Il complète le
niveau 1
par des équations qui modélisent les effets du second ordre présents pour les
transistors à canal court et étroit. La structure du niveau 3 [2-2] est semblable à celle du niveau
2 , mais son approche dite semi-empirique permet d’éviter les problèmes de convergence et de
temps de calcul. Ce modèle, moins proche de la physique, est plus simple à utiliser et caractérise
avec plus de précision les transistors "canal court" (2µm-0.8µm).
La validité du niveau 3 atteint ses limites pour les technologies sub-microniques profondes.
En effet, l’imprécision de ce modèle dans certains domaines de fonctionnement du transistor
MOS, n’est plus acceptable. Afin de couvrir une plus grande échelle de géométrie, les nouveaux
modèles doivent inclure la prise en compte d'effets physiques nouveaux comme la dépendance
complexe de VT avec la longueur du canal, les effets d'avalanche etc... De nouveaux modèles
apparaissent alors : de BSIM1 en 1985 (0.8µm-0.5µm) jusqu’à BSIM3.3 [2-3] en 1997 pour les
technologies inférieures à 0.5µm ainsi que des modèles concurrents comme MM9 développé par
Phillips [2-4].
Ces modèles diffèrent en complexité et précision suivant les applications : digitale,
analogique, puissance, faible consommation, etc. L’existence d’un tel panel de modèles provient
du fait qu’il n’existe pas un modèle simple et assez précis pour caractériser l’ensemble des
technologies CMOS, de même que différentes approches du monde académique et du monde
industriel. Demain, des technologies comme le SOI (Silicon On Insulator) ou le SIGe (Silicon
Germanium) pourraient révolutionner le monde du transistor MOS classique et sa série
d’équations, et d’imposer aux concepteurs de nouveaux standards de modèles.
26
2.2 - Le modèle de MOS niveau 1
Nous rappelons ci-après les équations du modèle de niveau 1 basées sur les hypothèses
physiques suivantes:
Ÿ Le champ électrique est supposé constant, permettant l'intégration du potentiel dans le
canal de manière simple.
Ÿ On considère la structure unidimensionnelle en négligeant le rôle des charges en
dehors de celles présentes aux interfaces.
Mode bloqué : VGS < VT
F3)
I DS = 0
Mode linéaire : VDS < VGS - VT
F4)
I DS
VDS 2 
W

= K P ⋅  (VGS − VT ) ⋅ VDS −
2 
L
Mode saturé : VDS > VGS-VT
F5)
I DS =
KP W
2
⋅ (VGS − VT )
2 L
Avec :
F6)
VT = VTO + GAMMA ⋅
(
PHI − VBS − PHI
)
IDS : courant véhiculé entre le drain et la source du transistor NMOS.
VDS : tension appliquée entre le drain et la source.
VGS : tension appliquée entre la grille et la source.
VT : tension de seuil du transistor NMOS.
27
Les paramètres du modèle pour un transistor canal N sont répertoriés dans le tableau 2.
En ce qui concerne le MOS canal P, seules la tension de seuil VT0 et la transconductance Kp
sont réellement différentes : Dans ce cas, VTO est négatif et Kp est proportionnel à la mobilité de
trous µp.
Paramètre
SPICE
Unité
Valeur en
0.8µm
Valeur en
0.25µm
Description
VTO
V
0.8
0.5
Tension de seuil
KP
A/V2
500
250
Transconductance
W
µm
1.6
0.5
Largeur du canal
L
µm
0.7
0.25
Longueur du canal
GAMMA
V1/2
0.4
0.4
Dépendance de la tension de seuil avec Vsubstrat
PHI
V
0.7
0.7
Potentiel de surface
Tableau 2 : Les paramètres du modèle niveau 1 pour un transistor canal N.
La figure 10 présente un exemple de caractéristiques IDS en fonction de VDS et VGS.
Conformément à l'équation F5), le modèle niveau 1 fournit une loi IDS en fonction de VDS avec
une dépendance de type carré avec VGS.
IDS (µA)
IDS (mA)
VBS = 0
200
VGS2
VBS = -1
150
VBS = -2
100
50
VTO
IDS/VDS pour VGS allant de 0 à 5V par pas de 1V
VGS (Volt)
IDS/VGS pour VDS =0.1V et VBS = 0, -1 et –2V
Figure 10 : Caractéristiques IDS d’un MOS canal N simulé avec le modèle niveau 1.
Nous avons tenté l’expérience suivante : prédire le fonctionnement de transistors fabriqués
en 1997 en technologie 0.35µm avec le modèle 1, datant de 1960. Le résultat est reporté figure 11
pour un transistor W=10µm, L=10µm. On remarque que la corrélation mesure/simulation est
28
loin d’être catastrophique. Ceci confirme donc que le modèle 1 est encore valide pour des grandes
longueurs de canaux.
Figure 11 : Comparaison entre la caractéristique mesurée d’un NMOS 10x10 µm et celle simulée avec le modèle
1.
Nous comparons, figure 12, le modèle 1 et la mesure pour le transistor 10x0.4µm. On
constate une erreur de 120 % sur le courant maximum. Cet écart va dans le sens d’une prévision
trop optimiste des performances du transistor à canal court. Le niveau 1 devient inopérant pour
des transistors dont la longueur de canal est inférieure au micron.
Figure 12 : Comparaison entre la mesure d’un NMOS de taille W=10 µm et L=0.4 µm et la simulation avec le jeu
de paramètres du 10x10 µm
29
2.3 - Le modèle de MOS niveau 3
L'apparition de transistors submicroniques, c'est-à-dire dont la longueur L de canal est
inférieure au micron, a nécessité une remise en cause du modèle de niveau 1. Les effets canal
court tels que la limitation de la vitesse des porteurs, la conduction sous le seuil ou la
dégradation de mobilité, doivent alors être pris en compte: c'est le rôle du modèle de niveau 3.
2.3.1 Modélisation du courant
La structure du niveau 3 avec son approche dite semi-empirique permet d’éviter les
problèmes de convergence et de temps de calcul. Ce modèle, moins proche de la physique que le
modèle de niveau 1, caractérise avec plus de précision les transistors "canal court" (2µm-0.8µm).
Nous donnons ci-après les équations de courant IDS du transistor en fonction des tensions
appliquées a ces bornes VDS et VGS dans différentes régions de fonctionnement.
Mode bloqué : VGS < VT
F7)
I DS = 0
Mode linéaire : VGS > VON
La saturation du champ électrique crée une dépendance du courant IDS avec la tension VDS
en régime saturé. Le paramètre qui permet de prendre en compte cette dépendance est nommé
KAPPA (équation F8) ).
F8)
I DS = Keff
W
V 

1 + KAPPA ⋅VDS ) ⋅VDE ⋅  (VGS − VTH ) − DE 
(

2 
LEFF
Les différents paramètres de l'équation F8) sont définis ci dessous. Certains d'entre eux
comme LD, VMAX, KP et THETA ont une signification physique, alors que d'autres sont
purement empiriques comme KAPPA qui agit sur l’effet de saturation.
F9)
VON = 1.2 ⋅ VTH
F10) VTH = VTO + GAMMA ⋅
(
F11) VDE = min VDS ,VDsat
30
)
(
PHI − VBS − PHI
)
F12) VDsat = VC + Vsat − VC + Vsat
2
2
F13) Vsat = VGS − VTH
F14) Vc = VMAX ⋅
LEFF
0.06
VMAX représente la limitation de vitesse des porteurs.
F15)
LEFF = L − 2 ⋅ LD
La réalisation physique du transistor comporte une incertitude quand à la longueur réelle
du canal. LEFF représente la longueur effective du canal par rapport à la longueur dessinée
(figure 13).
L (dessiné)
Grille
Source
LEFF
Drain
LD
LD
Figure 13: Vue en coupe du transistor avec ses paramètres géométriques pour la modélisation.
D'un point de vue modélisation le terme KP initial est altéré par le paramètre THETA qui
modélise la dégradation de mobilité pour VGS élevé et devient un KP effectif que l'on nomme
KEFF (équation F16) ).
F16)
Keff =
KP
(1 + THETA ⋅ (V
GS
)
− VTH )
Mode sous le seuil: VGS < VON
F17)
I DS = I DS (VON ,VDS ) ⋅ e
(VGS −VON )
NSS
31
Les paramètres du modèle pour un transistor canal N sont répertoriés dans le tableau 3.
Les modifications de paramètres les plus significatives, lors du changement de technologie de
0.8µm à 0.25µm, concernent la tension de seuil VTO qui suit la réduction de tension
d’alimentation, et la transconductance KP qui est inversement proportionnelle à l’épaisseur
d’oxyde TOX. Plus on va vers les petites dimensions et plus la tension d’alimentation et
l’épaisseur d’oxyde diminuent.
Paramètre
SPICE
Unité
Valeur en
0.8µm
Valeur en
0.25µm
VTO
V
0.8
0.5
Tension de seuil
KP
A/V2
135
250
Transconductance
W
µm
1.6
0.5
Largeur du canal
L
µm
0.8
0.25
Longueur du canal
LD
µm
0.05
0.03
Correction de longueur de canal effectif
GAMMA
V1/2
0.4
0.4
Dépendance de la tension de seuil avec V substrat
0.01
0.01
Variation du courant avec Vds en saturation
KAPPA
Description
PHIN
V
0.7
0.7
NSS
V
0.07
0.07
Pente du courant sous le seuil de type nKT/q
VMAX
m/s
130K
130K
Saturation de la mobilité
Tableau 3 : Les paramètres du modèle niveau 3 pour un transistor canal N.
La figure 14 illustre l’effet de ces nouveaux paramètres sur les caractéristiques simulées
d’un transistor MOS canal N.
IDS (µA)
IDS (µA)
VBS = 0
12
KAPPA
THETA
VBS = -1
VMAX
Modèle 1
Modèle 3
9
VBS = -2
6
Modèle 1
3
Modèle 3
VGS (Volt)
VDS (V)
Caractéristique IDS fonction de VGS
32
Caractéristique IDS fonction de VDS
IDS (log)
NSS
Modèle 3
Modèle 1
0
0.5
1.0
1.5
VGS
Log (IDS) fonction de VGS
Figure 14 : Evolution des caractéristiques du MOS avec le modèle de niveau 3.
2.3.2 Modélisation des capacités
La réponse dynamique d’un système à base de transistors MOS est fortement dépendante
des capacités parasites de ces transistors et des interconnexions au sein du système. En ce qui
concerne le transistor, on répertorie (figure 15) les capacités grille/drain, grille/source et
grille/substrat ainsi que les capacités drain/substrat et source/substrat.
Figure 15 : Capacités parasites mise en jeu lors du fonctionnement dynamique d’un MOS.
Les capacités CDB et CSB sont considérées dans le modèle niveau 3 comme identiques. Elles
se décomposent en deux capacités, CJ la capacité de jonction surfacique (F/µm2)et CJSW la
capacité de jonction périphérique (F/µm). L’équation F18), donnée dans le modèle de niveau 3 de
SPICE, permet d’évaluer les capacités de diffusion.
33





F18) C j =  Aire ⋅ CJ ⋅ 1 +
VJ 

PB 
− MJ
− MJSW
 
 +  Peripherie ⋅ CJSW ⋅ 1 + VJ 
 
 PB 
 




Avec :
MJ : Coefficient de jonction surfacique
MJSW : Coefficient de jonction périphérique
VJ : Potentiel de jonction (V)
PB : Tension intrinsèque (V)
Aire : Surface de la jonction (µm2).
Périphérie : Périmètre de la jonction (µm).
Les capacités CGD, CGS et CGB dépendent de l’état dans lequel se trouve le transistor.
Suivant les versions SPICE, la formulation de ces capacités diffère [2-5]. La figure 16 représente
la variation des capacités CGS et CGD en fonction de VDS, la tension appliquée entre le drain et la
source, pour différentes valeurs de VGS, pour un transistor NMOS à canal court (L=0.75 µm).
Figure 16 : Variation des capacités CGD et CGS avec les tensions VDS et VGS pour un NMOS à canal court.
COX représente la capacité d’oxyde de grille. Sa valeur est donnée par la formule F19.
F19) COX =
34
ε 0 ⋅ ε SiO2
TOX
(pF/µm2)
avec : ε 0 = 8.854 ⋅10
−12
F/m, ε SiO2 = 3.9 et TOX en m.
2.4 - Le modèle de MOS niveau 9 de Philips (MM9)
Le MOS modèle 9 (couramment appelé MM9) a été créé pour la simulation des circuits
submicroniques, avec un accent sur les applications analogiques [2-4]. Les fondeurs tels que STMicroelectronics, Philips et Siemens ont adopté ce modèle comme standard de base de toutes
leurs technologies CMOS submicroniques.
2.4.1 Particularité du modèle
Ce modèle donne une description complète de toutes les quantités relatives aux transistors
MOS telles que le courant de nœuds, les quantités de charges, la densité spectrale des bruits
d’alimentation, les faibles courants d’avalanche etc…
Toutes les équations sont basées sur les approximations d’un canal progressif, avec une
correction du 1er ordre pour les petites tailles. Pour le calcul de toutes les quantités du modèle,
les équations de densité de porteurs et du champ électrique sont inchangées. La continuité de la
dérivée du courant et des charges est un point clé de ce modèle. En particulier, la description des
transitions de faible à forte inversion ainsi que celle du mode linéaire à saturé, ont été traitées
avec soin.
Le modèle 9 compte 18 paramètres permettant de décrire précisément un transistor MOS
seul. Ce transistor est appelé transistor intrinsèque. Les charges de jonction, courant de fuite et
capacité d’interconnexion ne sont pas calculées.
Pour l’implémentation dans un simulateur électrique, le MOS modèle 9 peut être séparé en
plusieurs parties indépendantes :
Le cœur de MM9 :
Il décrit le comportement d’un transistor unique. Le système est considéré comme
symétrique, on peut interchanger le drain et la source sans modifier les propriétés électriques.
La dénomination "drain", "source" dépend de la tension appliquée. Pour un NMOS, le côté porté
au potentiel le plus haut est appelé le drain.
35
Les opérations préliminaires :
Les paramètres apparaissant dans les équations sont appelés les paramètres réels. Ils
peuvent être déterminés par des mesures électriques. Etant donné qu’ils dépendent souvent de
la géométrie et de la température, on rajoute un ensemble de paramètres de référence pour une
température et une taille données. Par certaines règles de transformation appliquées aux
paramètres de références, on obtient les paramètres réels pour n’importe quel transistor dans
des conditions non référencées. Les dépendances en fonction de la longueur et largeur du canal
ainsi qu’en fonction de la température sont prises en compte. Le transistor de référence (figure
17) est choisi avec une longueur de canal LER très grande, afin de s’affranchir de la plupart des
effets canal court. L’extraction du modèle sur ce type de transistor est, de ce fait, très simple.
WER est choisi assez grand afin de négliger les effets de canal étroit.
WER=10 µm
LER=10 µm
Figure 17 : Transistor de référence pour le modèle MM9
Les équations de courant :
Elles se composent d’équations de courant de canal et de courant de substrat. La
détermination du courant de canal nécessite préalablement le calcul de la tension de seuil, de la
conductivité du canal et du courant sous le seuil. Dans MM9, le phénomène d’avalanche est
modélisé : à cause des très petites dimensions, des champs électriques très importants
apparaissent, en particulier au voisinage du drain. Les électrons participant au courant de canal
atteignent une telle vitesse qu'ils entrent en collision avec le réseau cristallin en générant des
paires électrons/trous. Pour le NMOS, ces électrons supplémentaires contribuent au courant de
canal et les trous au courant de substrat.
36
2.4.2 Les équations du modèle MM9
Nous donnons ici l’équation générale du courant F20) entre le drain et la source du
dispositif de taille WE et LE. Nous explicitons tous les paramètres en Annexe 1. Cette équation
est valide quel que soit le domaine de fonctionnement du transistor (linéaire, sous le seuil et
saturé). Elle est continue et sa dérivée est elle même continue.
I DS = β ⋅ G3 ⋅
F20)
 1 + δ1  2
VGT 3 ⋅ VDS 1 − 
 ⋅V
 2  DS 1
{1 + θ ⋅V
1
GT 1
}
+ θ2 ⋅ (U S − U S 0 ) ⋅ (1 + θ3 ⋅ VDS 1 )
La paramètre β est équivalent au KP du modèle de niveau 3. Les paramètres θ1, θ2 et θ3
sont proches des paramètres technologiques alors que G3, US, US0 et δ1 sont des variables
intermédiaires de calcul complexe.
La prise en compte de la dépendance géométrique des différents paramètres physiques du
modèle se fait selon le principe ci-dessous. Dans l’exemple du calcul de la tension de seuil, la
~
valeur VTO correspond au transistor de référence de taille WER et LER. Pour une longueur ou
largeur différente, VTO est calculée selon la formule F21). On note aussi en F22) la dépendance
en fonction de la température (TKD) par rapport à une température de référence (TKR). SL;VTO,
SL2;VTO, SW;VTO et ST;VTO sont des paramètres technologiques.
~
 1
1 
 1
1 
 1
1 
 ⋅ SW ;VTO
 ⋅ S L;VTO +  2 − 2  ⋅ S L 2;VTO + 
F21) VTO = VTO + 
−
−
 L E L ER 
 WE WER 
 LE LER 
~
(
)
F22) VTO = VTOR + TKD − TKR ⋅ ST ;VTO
Le développement limité d’ordre 2 avec la longueur L est un des raffinements du modèle 9,
afin de bien modéliser la variation assez particulière de VT au voisinage du canal le plus court [24][2-6]comme l’illustre la figure 18.
37
VT (V)
0.75
VTO=0.7
O.5
1.5
3
L (µm)
0.65
Figure 18 : Variation de la tension de seuil en fonction de la longueur du canal.
De la même façon, les paramètres θ1, θ2, et θ3 de l’équation de base F20) sont exprimés sous
~
forme d’un paramètre θ , lié au MOS de référence et de facteur de dépendance avec W et L
(équations F23), F24), F25)).
~
 1
 1
1 
1 
 ⋅ S L ;θ1 + 
 ⋅S
−
−
 LE LER 
 WE WER  W ;θ1
~
 1
 1
1 
1 
−
−
 ⋅ S L;θ2 + 
 ⋅ SW ;θ2
 LE LER 
 WE WER 
~
 1
 1
1 
1 
−
−
 ⋅ S L ;θ3 + 
 ⋅ SW ;θ3
 LE LER 
 WE WER 
F23) θ1 = θ1 + 
F24) θ2 = θ2 + 
F25) θ3 = θ3 + 
2.4.3 Le modèle de MOS dynamique d’après MM9
Le modèle MM9 s’attache au calcul des charges de chaque nœud plutôt qu’à l’évaluation
des capacités entre deux nœuds. La dépendance des charges et des capacités avec les tensions
appliquées sur la grille, le drain et la source du transistor est représentée figure 19. Le détail des
équations est donné en annexe.
38
(a) Variation des capacités parasites avec VDS
(b) Variation de la charge du drain avec les potentiel VD et VS.
Figure 19 : Exemple de variation des capacités parasites et des charges en fonction des tensions appliquées.
La dépendance des charges et des capacités associées en fonction des tensions est
relativement complexe. Sa modélisation fine est rendue nécessaire dans le cas de circuits
analogiques où la valeur de la capacité joue un rôle fondamental. En particulier, les capacités
CGS, CGD sont responsables du couplage entre commande de grille et signal transmis par le canal,
affectant les dispositifs haute fréquence de précision tels que les échantillonneurs. Dans le cas
d'oscillateurs haute fréquence (en radio téléphonie portable), l'évaluation précise des capacités
équivalentes d'entrées des étages critiques (amplificateur opérationnel faible bruit, oscillateur
contrôlé par tension) est la clé d'une conception fiable, que seuls des modèles comme MM9 et
BSIM3 sont à même de garantir.
2.5 – Justification d’un motif d’extraction personnalisé
Pour calibrer une technologie, les industriels insèrent sur chaque "wafer" une série de
motifs appelés "PCM" ("Process Control Monitor"). Seulement plusieurs raisons nous ont
poussées à mener cette action nous-mêmes.
• Ces "PCM" sont en général situés dans les rails de découpe et ne sont donc pas
accessibles pendant la durée de vie de la puce.
39
• Il peut arriver que les jeux de paramètres fournis par les fondeurs ne soient pas à jour.
Par exemple, 4 versions successives du modèle de niveau 3 en technologie 0.7 µm ont
été fournies.
• La prédiction du courant IDS est très différente suivant que l’on utilise les paramètres
"typiques", "slow" ou "fast" Après avoir réalisé en technologie ES2 0.7µm la mesure
d’un transistor NMOS de taille W=20 µm et L=0.8 µm, nous avons évalué le
pourcentage d’erreur suivant le jeu de paramètres de niveau 3 choisi. On obtient 35%
d’erreur avec les paramètres typiques, 5% avec les paramètres "slow" et 60% avec les
paramètres "fast". Avec notre méthode nous réduisons cette erreur à 2%.
• Le jeu de paramètres est optimisé sur des tailles de transistors ne couvrant pas toutes
les tailles utilisées pour nos études. ES2 limite la largeur de canal W à 20 µm et STMicroelectronics à 50 µm. Nous avons rencontré un phénomène inattendu en mesurant
un NMOS de grande taille (W=225 µm et L=0.8 µm) sur une puce fabriquée en
technologie ES2 0.7µm. La caractéristique IDS de VDS de la figure 20 présente un
domaine saturé atypique.
Figure 20 : Mesure d’un transistor NMOS de taille W=225 µm et L=0.8 µm
Cet effet, mesuré uniquement sur les transistors ayant un grand W, typiquement
"buffer" d’entrée/sortie, étage de sortie d’amplificateur opérationnel, etc., a généré des
dysfonctionnements de nos puces. Après discussion avec le fondeur, il s’est avéré que
nous avions à faire à un problème de technologie. Les règles de dessin ont dû être
modifiées par ce fondeur, de façon à interdire le "design" de transistor ayant une
largeur de canal W supérieure à 20 µm, et à les remplacer par plusieurs transistors en
parallèles.
40
• De plus, chaque fondeur cible ses paramètres sur un simulateur particulier.
L’adaptation à d’autres simulateurs, bien qu’évidente de prime à bord, se révèle
beaucoup plus délicate que prévue à cause de subtiles différences dans l’interprétation
de certains paramètres, de l’ajout de paramètres non standards, ou encore de
l’utilisation d’unités non compatibles.
Dans le cadre de l’intégrité de signal, deux points sont à souligner. Premièrement, une
bonne prédiction du courant des petits MOS (W<10µm, L minimum) est importante pour
l’évaluation de la consommation de courant de la logique du circuit. Deuxièmement, une bonne
prédiction des grands MOS (W>50µm, L minimum) est importante pour l’évaluation de la
consommation du courant des "buffers" de puissance tels que les "buffers" d’horloge interne mais
aussi des ports d’entrée/sortie. On devra donc vérifier, pour chaque technologie, la validité du
modèle au moins jusqu’aux valeurs de largeur de canal les plus grandes sur la puce, soit jusqu’à
quelques centaines de µm de large.
2.6 – Véhicules et outils de tests
L’ensemble des raisons précédentes nous a incité à développer nos propres motifs afin
d’obtenir un jeu de paramètres niveau 3 ou niveau 9, suivant la technologie utilisée, compatible
avec notre simulateur et nos besoins (caractérisation de transistors atypiques, d’interconnexions
en dynamique …). Ainsi, nous pourrons juger le taux d’erreur de prédiction statique, mais aussi
extraire les paramètres dynamiques tels que les capacités d’oxyde et de jonction afin de valider
un modèle dynamique [2-7][2-8].
2.6.1 Motifs de test spécifiques
L’ensemble des motifs présentés ci-dessous est inspiré des philosophies de MM9 [2-4],
BSIM3 [2-3]et TCAP [2-9].
41
Motifs à "n" transistors
Les motifs à "n" transistors MOS canal N et P de tailles W et L spécifiques donnent les
informations les plus importantes. On déduit en effet de la mesure IDS/VDS et IDS/VGS de ces
transistors tous les paramètres statiques des modèles. La procédure utilisée est détaillée au
paragraphe 2.7. Suivant la technologie utilisée et les exigences du modèle choisi, on privilégie
certaines tailles de MOS plutôt que d’autres. Il existe deux stratégies pour extraire des
paramètres SPICE: l'extraction sur une seule géométrie de transistor et l'extraction sur un
groupe de géométries.
Pour l'extraction sur une seule géométrie, les mesures électriques d'un seul transistor sont
utilisées pour extraire un jeu complet de paramètres. Pour ce transistor, la superposition des
courbes mesurées et simulées est quasi parfaite, mais la réalité physique des paramètres extraits
n'est pas garantie. De plus, cette stratégie d'extraction ne permet pas de prendre en compte les
effets des géométries.
L'extraction sur un groupe de géométries (figure 21) nécessite de réaliser des mesures
électriques de plusieurs transistors de tailles différentes avec les mêmes conditions de mesure.
Ceci permet de prendre en compte les effets de géométrie des transistors. La superposition des
courbes mesurées et simulées n'est pas parfaite pour toutes les autres géométries, mais elle est
suffisamment fidèle pour permettre de simuler le comportement d'un circuit intégré. Un gros
transistor (grand L et grand W) et un jeu de géométrie L et W plus complet peuvent être
rajoutés, si la place le permet afin de couvrir tous les besoins d’un circuit analogique.
W (µm) : Largeur
du canal
W (µm) : Largeur
du canal
(Log)
(Log)
Limite technologique de la
longueur « L » du canal minimal
200.0
20.0
D
2.0
200.0
20.0
B
A
longueur « L » du canal minimal
C
2.0
L (µm) : Longueur
du canal
L (µm) : Longueur
du canal
0.0
5
10
15
20
(a) Batterie de transistors minimale
0.0
5
10
15
20
(b) Ajout d’une deuxième batterie plus complète
Figure 21 : Répartition dans l’espace des transistors MOS en fonction de W et L
42
La figure 22 schématise la manière dont quatre transistors du motif "NMOS4" sont
connectés entre eux et reliés à des plots de test sous pointes et donne une vue de
l’implémentation en technologie ES2 0.8 µm.
Grilles
Polarisation
Drain C
Drain A
Drain B
Drain D
Capa CJSW
P+/Nwell
Sources
Pol. Nwell
22-a : Exemple de configuration d’un motif à 4 NMOS
associé à une capacité périphérique CJSW
22-b : Photographie du motif sur un circuit réalisé
en technologie 0.8 µm
Figure 22 : Exemple de motif à 4 transistors et capacité périphérique.
Par rapport aux configurations habituellement choisies, nous rajoutons à la première
batterie de transistors, un MOS à large canal (grand W), nommé F, dans le but d'extraire les
capacités parasites grille/source CGS et grille/drain CGD (figure 23). Ce transistor a la plus grande
largeur W de la puce. Il permet donc de tester la validité des différents modèles pour ce type de
transistor, "buffer" d’entrée/sortie de puce par exemple.
Source
Grille poly
Source N+
Grille
N+
Drain
N+
P_Substrat
Figure 23 : Principe de mesure des capacités entre grille et diffusions
On note, en plus des quatre transistors, une ceinture de diffusion permettant de mesurer
une capacité périphérique de jonction CJSW entre la diffusion P+ et le puits N-, comme le montre
la figure 24. La capacité surfacique de jonction CJ est comparable à la capacité de bord CJSW.
Connaissant CJ d’après le motif de diode de la figure 25, on calcule CJSW selon la formule : CJSW =
CTOT – CJ. CJSW étant sensiblement identique à la capacité de jonction entre la diffusion N+ et le
substrat P, une seule expérimentation est nécessaire. CJSW sera donnée en pF/m.
43
N-Well
CJSW
P+
N+
Nwell
P_Substrat
Figure 24 : Capacité périphérique de jonction P+/Nwell.
Motif de diode
La figure 25 représente l’implémentation de deux diodes de type P+/Nwell et
N+/P_substrat de surface 40x40 µm. Polarisées en inverse, elles permettent la mesure des
capacités surfaciques de jonction P+/N- et N+/Psubstrat, souvent désignées par CJ et données en
fF/m2. La surface de jonction est grande, de manière à obtenir une grande capacité de surface CJ
et à pouvoir négliger la contribution de la capacité latérale CJSW.
Puit N-
Diff P+-
Diff P+
Puit N-
N+
P+
CJ
N+
Nwell
P_Substrat
Diff N+
Substrat P-
Substrat P-
Diff N+
P+
N+
P+
CJ
P_Substrat
Jonction Nwell/Pdiff d’un PMOS et Psub/Ndiff d’un NMOS.
Vue en coupe des deux motifs pour la mesure de CJ
Diffusion
Substrat
Photographie d’un motif permettant d’extraire CJ
Exemple de mesure de CJ pour un NMOS
Figure 25 : Méthode d’évaluation de la capacité surfacique de jonction CJ.
44
Capacité d'oxyde
Deux capacités d'oxyde poly/puitsN et poly/Psub de surface 40x40µm sont implémentées
comme sur la figure 26. Elles permettent d'extraire la valeur de la capacité d’oxyde de grille COX
ainsi que d'autres paramètres comme l’épaisseur d’oxyde TOX.
P_Substrat
Poly
Grille poly
P+
Substrat P-
P_Substrat
Puit N
Poly
P+
COX
COX
Grille poly
N+
COX
Substrat P-
N+
N+
COX
Puit N
P_Substrat
Capacités COX d’un NMOS et d’un PMOS
Vue en coupe des deux motifs pour la mesure de COX
Substrat
Accumulation
Grille
Photographie d’un motif permettant d’extraire COX
Inversion
Exemple de mesure de COX pour un NMOS
Figure 26 : Méthode d’extraction de la capacité d ‘oxyde de grille COX.
Inverseur CMOS
La mesure statique de la caractéristique V(out) fonction de V(in), ainsi que Idd fonction de
V(in) sur un inverseur CMOS de taille classique (figure27), inverseur de base de la bibliothèque
du fondeur, permet de tester de manière simple la validité des modèles utilisés, en particulier
grâce au courant maximal et à la tension de seuil.
45
VDD
In
Vss
In
Vdd
Out
Out
V SS
Inverseur implémenté pour valider la simulation des
paramètres DC
Photographie de l’inverseur
Figure 27 : Inverseur CMOS de base de la bibliothèque du fondeur .
2.6.2 Matériel à notre disposition
Le département d’Analyse Electronique du Centre National d’Etude Spatiale de Toulouse
(CNES), sous la direction de J.C. Fortea, nous a donné libre accès à son laboratoire de test sous
pointes, sous la direction de M. Dupire, permettant de réaliser des mesures sur des circuits non
encapsulés (figure 28). Ce banc de test est connecté à deux appareils de mesure, un HP4145B
pour l’analyse statique et un HP4280A pour la mesure des capacités.
Photographie du banc de test sous pointes
Photographie des pointes posées sur un motif de test.
Figure 28 : Photographie du banc HP4280A
46
Après avoir posé les pointes sur le motif à caractériser sur le circuit intégré, on définit la
polarisation, le pas et la plage de mesure ainsi que les limitations en tension et en courant afin
de tracer les caractéristiques souhaitées.
2.6.3 Technologies à notre disposition
Pour cette étude, nous avons eu accès à différentes technologies chez plusieurs fondeurs.
Chez ES2, nous avons conçu des puces en technologie CMOS 1.2 µm, 1.0 µm, 0.7 µm ; chez AMS
en BICMOS 1.2 µm, chez ST-Microelectronics en 0.35 µm et 0.25 µm, chez MOTOROLA en 1.5
µm et en 0.12 µm.
2.7 – Méthodologie d’extraction des paramètres des modèles
niveau 3 et MM9.
2.7.1 Outil utilisé pour extraire les paramètres à partir des mesures
A partir des données issues de la mesure et des équations du modèle du composant choisi,
un logiciel spécifique réalise l’extraction des paramètres SPICE d’après un jeu prédéfini de
caractéristiques mesurées. Grâce à ces paramètres et aux équations du modèle choisi, le
simulateur trace les différentes caractéristiques afin de comparer les comportements réels et
théoriques du composant. Le logiciel offre aussi la possibilité d’évaluer, pas à pas, l’influence des
différents paramètres sur l’évolution des caractéristiques.
Nous disposons de deux outils :
• Une station HP-9000 munie du logiciel TECAP [2-9] qui, au travers de quatre
fonctions principales, Mesure, Extraction, Optimisation et Simulation, permet de
déterminer une grande partie des paramètres SPICE jusqu’au niveau 3, à partir de
caractéristiques mesurées.
• Un logiciel sur PC : Microwind [2-10]. Nous avons spécifié et participé au
développement d’une interface spécifique dans ce logiciel, en soignant le côté
47
ergonomique et la simplicité d’utilisation. De plus, nous avons élaboré les équations
des différents modèles qui ont été codées dans le logiciel: ainsi, la connaissance
exacte de ces équations nous permet une meilleure compréhension et maîtrise des
différents paramètres des modèles SPICE mais aussi du modèle MM9, non inclus
dans TECAP.
Avec un logiciel comme Microsim [2-11], il est impossible de visualiser les différents
modèles, de voir en temps réel l’action des paramètres sur les caractéristiques simulées et donc
d’avoir une totale maîtrise du modèle.
Toutes les mesures des motifs de test seront donc réalisées au CNES avec le banc de test
sous pointes contrôlé par TECAP, puis sauvegardées sous un format lisible par Microwind.
L’interface de présentation du modèle MM9 dans Microwind est reportée ci-dessous figure
29. Les paramètres du modèle peuvent être modifiés un à un directement à l’écran afin d’adapter
les caractéristiques simulées aux caractéristiques mesurées. Les valeurs par défaut assignées
aux paramètres du modèle sont contenues dans le fichier de règles lu par Microwind.
Figure 29 : Interface utilisateur du modèle MM9 Berkeley dans Microwind
Il existe quatre modes principaux de représentation des caractéristiques du MOS. Ces
quatre modes ont été codés dans Microwind et sont reportés ci-dessous.
48
VB=0V
VB=-2V
(a)
(b)
100
VB=0V
10-4
VB=-2V
10-6
10-3
10-8
10-6
10-10
10-10
(c)
(d)
Figure 30 : Les quatre modes de représentation des caractéristiques statiques d’un modèle de MOS dans
Microwind : IDS/VDS (a), IDS/VGS (b), IDS/VGS en log (c) et δ IDS/VDS (d).
Le premier mode (Figure 30-a) correspond à IDS/VDS pour VGS variant entre 0 et la tension
d’alimentation, ici 3.5V. Ce mode permet de connaître principalement le courant maximum
délivrable par le transistor (point en haut à droite), et la loi de variation de IDS en fonction de
VGS.
Le deuxième mode (Figure 30-b) correspond à IDS/VGS pour Vds=0.1 V, en variant la
tension du substrat VB entre 0 et la moitié de la tension d’alimentation en négatif. Dans ce cas,
VB est tracé pour les valeurs [0,-0.5,-1.0,-1.5,-2.0V]. Le choix d’une faible tension entre drain et
source VDS de 0.1V est lié à l’obtention d’une courbe de courant quasi linéaire afin d’extraire la
tension de seuil au croisement avec l’axe des X.
Le troisième mode (Figure 30-c) correspond à IDS/VGS en log, toujours pour Vds=0.1 V, et
toujours en variant la tension du substrat VB. On observe ici la façon dont le courant évolue sous
la tension de seuil.
49
Le dernier mode (Figure 30-d) correspond au calcul de (I(VDS+∆VDS)-I(VDS))/∆VDS, c’est-àdire à la tangente en un point de la courbe IDS/VDS (Figure 30-a). La valeur portée en Y a la
dimension d’une conductance. En calculant son inverse, on peut connaître la valeur de la
résistance de passage du transistor. Plus gds est élevé, plus la résistance de passage est faible.
2.7.2 Extraction des paramètres du modèle 3
Le modèle 3 de Berkeley [2-2] est une référence dans le monde de la micro-électronique
pour sa simplicité, son savant dosage d’équations physiques et empiriques, et son adaptabilité
aux évolutions technologiques. L’implémentation de ce modèle dans Microwind est une version
simplifiée de la version officielle du modèle, surtout dans le calcul de la tension de seuil.
Quelques ajouts par rapport au modèle officiel concernent la limitation du courant si la tension
de substrat s’élève au delà de la tension de seuil, provoquant ainsi un court circuit généralisé,
ainsi que la limitation "logicielle" de la valeur des termes de l’exponentielle dans le calcul du
courant sous le seuil. Les paramètres par défaut de la technologie 0.7 µm sont donnés tableau 4.
Paramètre
SPICE
Valeur par
défaut
Unité
Description
VTO
0.7
V
KP
500
A/V2
Transconductance
Tension de seuil
W
1.6
µm
Largeur du canal
L
O.8
µm
Longueur du canal
GAMMA
0.3
V1/2
Dépendance de la tension de seuil avec la tension de substrat
KAPPA
0.2
Variation du courant avec Vds en saturation
PHIN
0.6
V
NSS
0.025
V
Pente du courant sous le seuil de type nKT/q
VMAX
150K
m/s
Saturation de la mobilité
Tableau 4 : Implémentation des paramètres par défaut du modèle 3 Berkeley dans Microwind
Pour illustrer l’extraction, nous prenons une série de mesures IDS/VGS, IDS/VDS et
LOG(IDS)/VGS de transistors MOS de tailles différentes en technologie CMOS 0.7 µm (tableau 5 et
figure 31).
50
Code
WxL(N)
A
20x0.8
Comments
Logique de base
B
20x20
Transistor de référence
C
1.6x13.2
Logique basse consommation
D
1.6x0.8
Logique interne
E
149x0.8
Buffer typique
F
225x0.8
Buffer de grande taille
Tableau 5 : Taille des MOS à implanter pour l’extraction des paramètres du modèle 3
W (µm) : Largeur
du canal
(Log)
longueur « L » du canal: 0.8 µm
200.0
F
E
20.0
B
A
C
D
1.0
L (µm) : Longueur
du canal
0.0
5
10
15
20
Figure 31 : Répartition dans l’espace des transistors MOS en fonction de L et W.
Par rapport à la technologie 1.2 µm, on occupe le même espace des W et L, avec seulement
une diminution du canal minimum (figure 31).
Comme pour le modèle 1, la méthode reste la même. On commence toujours par fixer VTO,
puis KP et GAMMA sur un MOS 20x20 µm. La figure 32 fait apparaître de nouveaux
paramètres : THETA permet de régler l’inclinaison des caractéristiques pour VGS supérieur à 1.5
Volt. KAPPA influe sur la saturation du courant IDS pour VDS supérieur à 3 Volt et donc sur
l’inclinaison des courbes. NSS, le facteur d’inclinaison sous le seuil, agit sur la pente des
caractéristiques log(IDS)/VGS. pour différents VBS et pour des VGS<VT comme l’explique la figure
32.
51
IDS (µA)
V BS = 0V
12
IDS (µA)
THETA
9
GAMMA,
PHI
V BS = -1V
625
V BS = -2V
500
KP
6
KAPPA
375
250
3
125
VGS (Volt)
VTO
Extraction des paramètres VTO, KP, GAMMA, PHI, THETA
d’un NMOS 20x20 µm.
VDS (V)
Extraction du paramètre KAPPA d’un NMOS 20x20 µm.
Log (IDS)
VGS (V)
NSS
Extraction du paramètres NSS d’un NMOS 20x20 µm.
Figure 32 : Extraction des premiers paramètres du modèle 3.
Une fois cette analyse achevée, on extrait les paramètres spécifiques aux canaux courts :
LD et VMAX. On charge alors, la mesure d’un transistor canal court, le 20x0.8µm par exemple,
pour la technologie CMOS 0.7µm. Grâce à LD (figure 33), on réajuste la pente de la
caractéristique ID/VGS pour les canaux courts. Cela ne changera pas la pente pour le 20x20 µm.
VMAX, le coefficient de réduction de mobilité due au champ latéral, influe sur la saturation du
courant IDS pour VDS supérieur à 3 Volt.
52
IDS (µA)
200
VBS = 0V
IDS (mA)
VBS = -1V
10
150
VBS = -2V
100
8
VMAX
LD
6
50
4
2
VGS (Volt)
VDS
Extraction des paramètres LD d’un NMOS 20x0.8 µm.
Extraction des paramètres VMAX d’un NMOS 20x0.8 µm.
Figure 33 : Extraction des paramètres spécifiques aux canaux courts.
2.7.3 Extraction des paramètres du modèle MM9
La prédiction fine du comportement des transistors submicroniques implique l’utilisation
de modèles plus sophistiqués que le modèle 3. Nous avons implémenté le MOS modèle 9 de
Philips [2-4] dont l’interface utilisateur est donnée figure 34.
Figure 34 : Implémentation du modèle MM9 et son jeu de paramètres dans Microwind.
L’extraction des paramètres du modèle MM9 se réalise à partir des équations de base
décrites en détail en Annexe 2, grâce à une méthode d’optimisation développée ci-après. La
détermination simultanée de tous les paramètres n’étant pas possible, ceux-ci ont été classés en
cinq groupes nécessitant différentes mesures dans des conditions particulières.
53
Les paramètres par défaut
Nous donnons, tableau 6, la liste des paramètres et les valeurs par défaut correspondant à
une technologie 0.35 µm, permettant d’initialiser correctement la procédure d’extraction. La
taille de référence LER doit correspondre à un canal le plus long possible. La plupart des "PCM"
utilisaient LER=20µm ramené à 10 µm en submicronique profond. Le paramètre WER est égal à
LER, soit une grande largeur de manière à négliger les effets canal étroit. La tension de seuil est
fixée entre 0.5 et 0.7 V. Les paramètres de dépendance physique SLVT0, SWVT0 et STVT0 sont
mis à zéro de même que tous les effets de réduction (LAP, WOT ..). Seuls les paramètres KOR,
PHIBR et MOR, proches de la physique ont une valeur initiale non nulle.
Paramètre
MM9
Valeur par
Unité
Description
LER
10.0
µm
Longueur de canal du MOS de référence
WER
10.0
µm
Largeur de canal du MOS de référence
défaut
VTOR
0.7
V
BETSQ
200
A.V-2
LAP
0.01µm
m
Réduction de L canal effectif
WOT
0.01 µm
m
Réduction de W canal effectif
SLVTO
0.0
V.m
Dépendance du seuil avec L
SWVTO
0.0
V.m
Dépendance du seuil avec W
STVTO
0.0
VK-1
Dépendance du seuil avec T
KOR
0.2
V-1/2
Effet de substrat à faible inversion
SLKO
0.0
V-1/2.m
Dépendance de kor avec L
SWKO
0.0
V-1/2.m
Dépendance de kor avec W
PHIBR
0.6
V
0.1
V-1
Réduction de mobilité due au champ de la grille
THE2R
0.1
V-1
Réduction de mobilité due à la polarisation substrat
THE3R
0.1
V-1
Réduction de mobilité due au champ électrique latéral
GAM1R
0.0
V
Décalage de la tension de seuil
GAMOOR
0.0
-
Décalage de tension de seuil dû au drain
MOR
0.02
-
Pente sous le seuil
ZET1R
0.0
-
Correction en faible inversion
THE1R
Tension de seuil
Transconductance du MOS
Potentiel de surface à forte inversion
Tableau 6 : Codage du modèle MM9 sous Microwind et liste des paramètres principaux
54
Choix de la batterie de transistors
Pour illustrer l’extraction, nous prenons une série de mesures IDS/VGS, IDS/VDS et
LOG(IDS)/VGS de transistors MOS de tailles différentes en technologie CMOS 0.35 µm détaillées
tableau 7 et figure 35.
Code
WxL(N)
A
1.0x2.0
Grande résistance RON
Commentaires
B
10x10
Transistors de référence
C
10x0.4
Extraction des dépendances en L
D
1.0x0.4
Extraction des dépendances en W
E
10x2.0
Logique basse consommation
F
80x0.4
"Buffer" de grande taille
Tableau 7 : Taille des MOS à implanter pour l'extraction des paramètres du modèle MM9
Le transistor A est assez atypique car sa largeur W est inférieure à sa longueur L. Ce type
de transistor sert de résistance de grande valeur, très utile dans les circuits de polarisation tels
que ceux utilisés dans les amplificateurs opérationnels. Il nous servira aussi par la suite de faible
source de courant dans notre capteur à échantillonnage.
W (µm) : Largeur
du canal
(Log)
longueur « L » du canal
100.0
A
C
10.0
D
1.0
E
B
F
L (µm) : Longueur
du canal
0.0
2.5
5.0
7.5
10
Figure 35 : Répartition dans l’espace des transistors MOS en fonction de L et W.
Extraction des paramètres initiaux.
Nous commençons par extraire les paramètres de base, sur les mesures du transistor de
référence, le MOS pour lequel WER=10 µm et LER=10 µm. Nous nous intéressons tout d’abord à
VTOR, BETSQ, THET1R, THET2R, KOR, VSBX, GAMO, MOR, ZET1R, et THET3R. Ces
55
paramètres sont suffisants pour obtenir un modèle relativement précis pour la taille de
référence. Nous négligeons les 3 derniers paramètres (GAM1, ALPHA et VP) qui n’interviennent
qu’au deuxième ordre. L’extraction se réalise en quatre étapes successives illustrées figure 36.
IDS (µA)
IDS (µA)
VBS = 0V
VBS = 0
THET1R
THET2R
VBS = -1
VBS = -2
VBS = -1V
VBS = -2V
BETSQ
KOR
VSBX
VGS (Volt)
VTOR
VGS (Volt)
(a)
(b)
VGSV(V)
GS
Log (IDS)
I DS (µA)
MOR
THET3R
ZET1R
VDSV
(V)
DS
(c)
(d)
Figure 36 : Extraction des premiers paramètres : VTOR, BETSQ et THET1R.
(a) : VTOR, la tension de seuil, correspond au point d’intersection de l’axe des abscisses
avec la droite d’extrapolation linéaire de la courbe IDS/VGS pour VBS=0 à VGS=VT. BETASQ, le
facteur de gain, représente la pente de la caractéristique IDS/VGS pour VBS=0, dans la région
linéaire et pour un VDS de 0.1V. Les caractéristiques statiques des MOS sont très sensibles à ce
paramètre. THET1R, la réduction de mobilité par rapport à la droite idéale, influe sur la
saturation du courant IDS lorsque VGS devient supérieur à 1.5 - 2 Volt. Ce paramètre agit donc
sur l’inclinaison des trois caractéristiques IDS/VGS.
(b) : VSBX modifie l’écartement entre les courbes pour des tensions de substrat
différentes. Le paramètre THET2R distord la caractéristique pour de forts courants et pour une
tension de substrat fortement négative. Il agit donc sur l’inclinaison des trois caractéristiques
IDS/VGS les unes par rapport aux autres lorsque VGS devient supérieur à 1.5 - 2 Volt. KOR agit
56
sur l’écartement des trois courbes IDS/VGS, tout en conservant la caractéristique tracée pour
VBS=0 fixe.
(C) : MOR, le facteur d’inclinaison sous le seuil, agit sur la pente des
caractéristiques log(IDS)/VGS pour différents VBS et pour des VGS<VT. ZET1R, le facteur de
correction à faible inversion due à la polarisation substrat, décale l’ensemble des
caractéristiques horizontalement.
(d) : THET3R, le coefficient de réduction de mobilité due au champ latéral, influe
sur la saturation du courant IDS pour VDS supérieur à 3 Volt.
Extraction des paramètres dépendants des tailles
Après avoir extrait les paramètres de base pour le transistor de référence, le NMOS
20x20 µm, on recommence une deuxième fois ces opérations pour extraire les paramètres
dépendant de la largeur W du canal, puis une troisième fois pour les paramètres
dépendant de la longueur L du canal.
Afin de déterminer la dépendance en L, les mesures du transistor NMOS de taille
W=10 µm et L=0.4 µm sont chargées car seule la largeur L change par rapport au
transistor de référence. L’extraction des paramètres suivants est alors possible: SLVTOR,
SLKOR, SLGAMOR, SLTHET1R, SLTHET2R et SLTHET3R. On reprend donc les étapes
1, 2 et 4 sans changer les paramètres de base trouvés précédemment, mais en jouant sur
ceux commençant par SL.
De même, les mesures du transistor NMOS de taille W=1 µm L=0.4 µm sont
chargées car seule la longueur L change par rapport au transistor précédent. L’extraction
des paramètres suivants est alors possible: SWVTOR, SWKOR, SWGAMOR, SWTHET1R,
SWTHET2R et SWTHET3R. On reprend donc les étapes 1, 2 et 4 sans changer les
paramètres de base, ni les paramètres de dépendance en L trouvés précédemment, mais en
jouant sur ceux commençant par SW.
Une fois cette étude terminée, l’ensemble des paramètres nécessaire à la mise en place
d’un modèle fiable pour la simulation statique des transistors MOS submicroniques, a été
déterminé. Il suffit donc de fournir au simulateur utilisant le modèle MM9 de Philips, les
paramètres extraits de cette étude.
57
2.7.4 Etude comparative du modèle niveau 3 et du modèle MM9
Nous donnons ci-après la comparaison entre mesure et simulation de différentes tailles de
transistors MOS en 0.35µm, le 10x10µm, le 10x0.4µm, le 1x0.4µm et le 80x0.4µm. L’ensemble des
paramètres des deux modèles utilisés ont été optimisés grâce au logiciel Microwind. La figure 37
compare les caractéristiques mesurées avec celles données par le modèle de niveau 3.
37-a :NMOS 10x10 µm : ID/VDS
37-c : NMOS 1x0.4 µm : ID/VDS
37-b : NMOS 10x0.4 µm : ID/VDS
37-d : NMOS 80x0.4 µm : ID/VDS
Figure 37 : Comparaison simulation/mesure avec le modèle 3 pour des NMOS de tailles différentes.
58
Dans l’étude de l’intégrité du signal, on peut se contenter d’une précision moyenne, donc
rester au niveau de modèle 3, qui a l’avantage d’être simple, bien connu et peu gourmand en
temps de calcul. Par contre, la continuité entre les différents domaines (saturé, linéaire et
bloqué) n’est pas assurée au niveau des dérivées, ni même dans certains cas, au niveau des
caractéristiques elles-mêmes [2-12]. Ceci entraîne des instabilités ou erreurs numériques lorsque
le transistor opère dans des polarisations proches des zones de transition. Ce genre de problème
est bien résolu avec les modèles MM9 et BSIM3
La figure 38 compare les caractéristiques mesurées avec celles données par le modèle
MM9.
38-a :NMOS 10x10 µm : ID/VDS
38-c : NMOS 1x0.4 µm : ID/VDS
38-b : NMOS 10x0.4 µm : ID/VDS
38-d : NMOS 80x0.4 µm : ID/VDS
Figure 38 : Comparaison simulation/mesure avec MM9 pour des NMOS de tailles différentes.
On note une très bonne adéquation du modèle pour toutes les tailles évoquées sauf pour le
80x0.4 µm dont l’erreur sur Imax est de 15%. Dans le cadre de l’intégrité de signal, deux points
59
sont à souligner. Premièrement, une bonne prédiction du courant des petits MOS (W<10µm, L
minimum) est importante pour l’évaluation de la consommation de courant de la logique du
circuit. Deuxièmement, une bonne prédiction des grands MOS (W>50µm, L minimum) est
importante pour l’évaluation de la consommation du courant des "buffers" de puissance tels que
les "buffers" d’horloge interne mais aussi des portes d’entrée/sortie. On devra donc vérifier, pour
chaque technologie, la validité du modèle au moins jusqu’aux valeurs de largeur de canal les plus
grandes sur la puce, soit jusqu’à quelques centaines de µm de large.
2.8 – Conclusion
Dans ce chapitre, nous avons étudié les modèles niveau 1 et 3 de SPICE ainsi que le
modèle MM9 de Phillips pour différentes technologies CMOS, de la 1.2 µm à la 0.35 µm. La
caractérisation des transistors MOS au moyen d’un motif spécifique ajouté directement sur la
puce a permis de mettre en évidence différentes faiblesses des modèles proposés par les
fondeurs :
• La trop grande dispersion entre les modèles minimum, typique et maximum ne
permettent pas de simuler le fonctionnement des MOS de manière précise. La
différence de 30% entre le modèle extrait et le modèle typique justifie l’implémentation
de nos motifs.
• La mesure d’un transistor MOS de grande taille a permis de mettre en évidence un
problème lié à la technologie du fondeur.
• Il est nécessaire d’inclure un transistor de grande taille dans les motifs de test de façon
à optimiser au mieux le modèle utilisé.
De plus, il ressort de cette étude que le modèle niveau 3 reste d’actualité pour les
technologies supérieures ou égale à 0.8 µm, mais en ce qui concerne le submicronique, des
modèles plus avancés comme BSIM3 ou MM9 sont nécessaires. La maîtrise du comportement de
n’importe quel transistor de la puce se révèle très utile pour la prédiction des phénomènes liés à
l’intégrité de signal et pour la mise au point de notre système de mesure.
60
[2-1]
Nagel "SPICE2 : A computer program to simulate semiconductor circuits" University of Berkeley,
1975, USA.
[2-2]
Quarles, Newton, Pederson "SPICE3 version 3f3 manual" University of Berkeley, California, 1993
[2-3]
J.H. Huang et al., "BSIM3 Manual" , University of Berkley, March 94.
[2-4]
R. Velghe et al., "MOS Model 9" , Philips Research Labs, June 95, Report NL-UR 003/94.
[2-5]
SmartSpice/UTMOST III modeling manual volume 1, SILVACO international, 1995.
[2-6]
P. Yannis Tsividis, "Operation and modeling of the MOS transistor" pp193-194, McGraw-Hill Book
Company 1987.
[2-7]
S. Delmas, E. Sicard, M. Napieralska "New challenges in deep submicron interconnect modeling."
Mixed Design of Integrated Circuits and Systems. Lodz, Poland, June 1996.
[2-8]
S. Delmas, F. Caignet, E. Sicard "A test-vehicle for characterization of sub-micron transistors and
interconnects" ICCDCS conference, Venezuela, February 1998.
[2-9]
TECAP device modeling and parameter extraction manual HP94431A, March 1988.
[2-10]
E. Sicard, "Microwind: an introduction to microelectronics" , INSA Editor 1998, ISBN 2-87649017-X
[2-11]
The Design Center, circuit analysis reference manual, MicroSim Corporation, 1994.
[2-12]
Iniguez B., Garcia Moreno E, "Development of a C∞-Continuous Small-Signal Model for a MOS
transistor in Normal Operation." IEEE trans. On Computer-Aided Design, Vol. 14, NO. 2, February
1995.
61
Chapitre 3 : Modélisation des Interconnexions
62
C
CH
HA
AP
PIIT
TR
RE
E3
3 :: M
MO
OD
DE
EL
LIIS
SA
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TIIO
ON
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ES
S
IINNTTEER
RC
CO
ON
NN
NE
EX
XIIO
ON
NS
S
Comme nous avons pu le constater dans le premier chapitre, la taille des puces, les
niveaux d’intégration, la complexité, le nombre de masques ainsi que les fréquences d’utilisation
ne cessent de croître, entraînant l’apparition de phénomènes parasites sur les interconnexions.
Ceux-ci peuvent être à l’origine de nombreux dysfonctionnements sur le circuit. Ce chapitre
décrit, d’une part, les dysfonctionnements principaux liés aux interconnexions. La modélisation
des interconnexions sur puce est ensuite détaillée, de même que la modélisation des boîtiers
d’encapsulation. L’ensemble des modèles cités dans ce chapitre n’est pas exhaustive, mais sert de
base à l’interprétation des mesures fournies par notre système à échantillonnage.
3.1 – Dysfonctionnements dus aux interconnexions
Aujourd’hui, ce que l’on nomme le "back-end", c’est-à-dire les étapes technologiques
concernant
les
diélectriques
et
la
métallisation,
demande
beaucoup
plus
d’attention
qu’auparavant. Les priorités en matière de prédiction comportementale, ont tendance à glisser
du "front-end", étape technologique concernant les parties actives, vers le "back-end". En effet, le
fonctionnement des transistors MOS est prédit de façon fiable par des modèles avancés comme
BSIM3.3 ou MM9, alors qu’il est difficile de modéliser tous les phénomènes parasites altérant la
propagation du signal sur les pistes métalliques des circuits intégrés submicroniques. Ces
distorsions du signal sont, dans certains cas, fatales pour le fonctionnement de l’ensemble de la
puce alors que dans d’autres cas, elles passeront inaperçues, tout cela dépendant du type
d’interconnexion (bus, connexion inter-blocs, rail d’alimentation etc.) et du signal véhiculé
(donnée analogique ou numérique, horloge, alimentation etc.). Nous énumérons ici les différents
phénomènes parasites qui ont retenu notre attention et que nous mettrons en évidence dans les
chapitres suivants.
63
3.1.1 Fluctuation de tension sur les alimentations
Les fluctuations de tension sur les alimentations ont pour origine de forts appels de
courant dans le cas de commutation de "buffers" et de plots ou de la commutation simultanée
d’un grand nombre d’entrées/sorties. L’appel de courant se traduit par une perte en tension, due
en grande partie à l’inductance de boîtier (Ldi/dt), en particulier des fils de connexion ou
"bondings" et des broches ou "leads" (figure 39-a)[3-1]. Par exemple, une variation de courant de
10 mA sur une durée de 1 ns, très commun en technologie submicronique, crée entre les nœuds
A et B sur la broche d’un boîtier "DIL" ("Dual In Line"), une chute de tension d’environ 1V
(figure 39-b).
Ce phénomène peut entraîner une fluctuation de nombreux autres signaux sur la puce par
alimentation commune et par couplage capacitif avec le substrat (figure 39-b). Certains
potentiels, normalement au repos, peuvent, par exemple, atteindre un seuil de commutation et
provoquer une erreur fonctionnelle.
VDD
A
Package
Bonding, Lead
10 nH
B
Fluctuations d’alimentation
Chip
Bondings
Fluctuations par
couplage substrat.
Leads
VSS
(a) : Exemple de boîtier "DIL" ("Dual In Line").
Bonding, Lead
(b) : Fluctuations d’alimentation et fluctuations induites sur les
entrées sorties de la puce.
Figure 39 : Les différentes inductances jouant un rôle dans les fluctuations d’alimentation
64
3.1.2 Retard de commutation
D’après l’étude menée dans le premier chapitre, le retard engendré par une interconnexion
relativement longue devient prépondérant sur le temps de commutation d’une porte pour des
technologies submicroniques. Cette prédominance du délai introduit par éléments parasites
constituant la piste métallique s’intensifie avec l’évolution technologique vers les très petites
dimensions et l’augmentation de taille des circuits intégrés. La figure 40 représente un retard de
commutation simulé sur une interconnexion de 16 mm de long et de 0.8 µm de large en
technologie CMOS 0.35 µm.
Near-end
L = 16 mm
Far-end
Mise en œuvre du retard.
Retard de commutation simulé dans le temps (ns).
Figure 40 : exemple de retard de commutation simulé en 0.35 µm sur une interconnexion de 16 mm.
Dans certains cas, ces retards peuvent entraîner une défaillance du circuit, en
désynchronisant deux signaux de commande ou lorsqu’une donnée arrive sur une bascule après
le front d’horloge de commande.
3.1.3 Couplage diaphonique
La diaphonie n’est pas un phénomène nouveau, étant donné qu’il a été recensé, il y a de
nombreuses années, au niveau des câbles et des circuits imprimés. Seulement aujourd’hui, ces
problèmes de couplage électromagnétiques focalisent l’attention des concepteurs de circuits
intégrés. En effet, l’évolution technologique vers les petites dimensions, la multiplication des
niveaux de métallisation, la progression incessante de la densité d’intégration sont les
principales raisons de l’accroissement des surfaces en regard entre interconnexions (figure 41)[32]. Les capacités de couplage parasites sont renforcées, exacerbant la sensibilité d’une piste à
une variation brutale de tension sur une piste voisine comme l’illustre la figure 42. Des erreurs
de fonctionnement peuvent alors apparaître.
65
Cfort
Cfaible
Cfort
Cfort
Cfort
Cfaible
Cfort
Couplage en micronique (1.2µm).
Cfaible
Couplage en submicronique (0.25µm)
Figure 41 : Evolution des capacités parasites avec la technologie
Coupable
Victime
Potentiel
fixe
Bruit de
couplage
Figure 42 : Configuration sensible au couplage diaphonique.
3.1.4 Délai induit par couplage
Lorsque deux pistes métalliques sont routées parallèlement sur une certaine longueur et si
la distance les séparant n’est pas suffisante, il existe un couplage électromagnétique entre ces
deux pistes. Dans le paragraphe précédent, nous avons vu qu’une commutation sur l’une des
deux pistes entraînait une variation de tension sur l’interconnexion voisine portée à un potentiel
fixe. Mais lorsque les deux pistes commutent quasiment au même moment, un autre genre de
phénomène parasite apparaît : le délai induit par couplage. La figure 43 explicite comment un
front montant sur la ligne coupable ralentit un front descendant sur la ligne victime ou accélère
un front montant sur cette même interconnexion. Les conséquences de ces variations de temps
de commutation peuvent poser des problèmes quant à la bonne synchronisation des circuits
logiques
66
5V
Coupable
5V
ou
Front montant
perturbateur
0V
Commutation
Retardée
Victime
Front descendant
sur la victime
0V
Cas 1
Cas 2
Cas n°1
5V
Commutation
Accélérée
0V
Cas n°2
Front montant sur
la victime
Figure 43 : Deux configurations possibles du délai induit par couplage (accélération ou retard).
L’amplitude typique du couplage diaphonique a tendance à augmenter avec l’avancée
technologique, mais reste encore en deçà des seuils de commutation de la logique. Par contre, la
variation du délai induite par couplage atteint des pourcentages intolérables pour le concepteur.
La maîtrise du délai par diaphonie devient une priorité industrielle [3-3]. Des variations aussi
grandes que 100% ont été mesurées expérimentalement [3-4], alors que la limite d’acceptabilité
fixée par les industriels est de 35%.
Les différents phénomènes parasites répertoriés ici constituent la base de notre étude
expérimentale sur l’intégrité du signal. Afin d’interpréter nos futurs résultats de mesure, nous
devons disposer d’un ensemble de modèles simples applicable aux technologies utilisées. Nous
examinons ci-après les différentes façons de modéliser une interconnexion et leur validité dans le
cadre de technologies submicroniques afin de choisir les modèles à utiliser ultérieurement.
3.2 – Eléments capacitifs caractérisant une interconnexion
Un réseau d’interconnexion pose principalement un gigantesque problème de calcul de
capacités. La figure 44 donne la cartographie des potentiels décroissants autour d’un conducteur
polarisé à 5V. Au vue de la disposition des lignes de champs entourant ce conducteur, on
67
comprend aisément l’existence de nombreuses capacités parasites : capacité surfacique, capacité
de périmètre et capacité de couplage.
Figure 44 : Répartition du potentiel et des lignes de champs autour d’un conducteur polarisé à 5V.
Un circuit micro-électronique se compose d’un empilement de couches conductrices
séparées de diélectrique, formant ainsi de multiples possibilités de capacités parasites entre
conducteurs.
3.2.1 Capacité vers le substrat
Nous décrivons ci-après les formules les plus communes permettant de calculer la capacité
d’un conducteur métallique au dessus d’un plan de masse :
• La capacité plane
• La modélisation des effets de bords
• Une approche analytique basée sur la méthode aux éléments finis.
68
Capacité plane
La formulation F26) servant de point de départ au calcul de capacité vers le substrat est
celle de la capacité de deux surfaces en regard [3-5](figure 45), exprimée par unité de longueur,
sous la forme :
F26) C = ε 0 ⋅ ε r ⋅
W
h
avec
w
e
h
εr
ε0 = 8,85 10-12 F/m
εr (SiO2) = 3.9
substrat
Figure 45 : Calcul de la capacité d’interconnexion vers le substrat
Prise en compte des effets de bord
La figure 46 montre que pour une interconnexion de faible largeur "W" , par rapport à son
épaisseur "e" , une partie des lignes de champ électrique se couplent avec la masse par les bords.
La valeur de la capacité donnée par l’équation précédente est alors inférieure à la capacité réelle
totale. Or, avec l’évolution technologique vers les petites dimensions, la largeur des
interconnexions décroît beaucoup plus rapidement que leur épaisseur. Il faut donc tenir compte
des effets de bord .
Figure 46 : Lignes de champ couplant un conducteur avec la masse.
En 1982, une nouvelle méthode d’évaluation de la capacité d’un conducteur au-dessus d’un
plan de masse est proposée par [3-6] ; elle prend en considération les effets de bord et conserve
69
une interprétation physique. La piste de section rectangulaire est remplacée par un "ovale"
composé d’un rectangle et de deux demi-cercles (figure 47).
W
t
t/4
t/4
h
Figure 47 : Représentation du conducteur sous forme d’un rectangle et de deux demi-cercles.
La capacité résultante F27) est alors calculée comme la somme de deux capacités vers la
masse: la capacité d’un conducteur rectangulaire de largeur (W-t/2) et la capacité d’un
conducteur rond de rayon t/2.



W − t


2
Π
2+
F27) C = ε 0 ε r ⋅ 

 2h

2
h
2
h


 h
ln 1 +
+
 + 2   


t
t
 
 t


De nombreux auteurs, comme [3-7] se sont attachés à l’évaluation, à la comparaison des
formulations existantes et à l’élaboration de nouvelles méthodes de calcul des capacités
d’interconnexions vers le substrat dans les circuits intégrés.
Approche analytique
Les formulations suivantes ont été proposées par [3-10] et sont dans la continuité des
méthodes proposées par [3-6][3-8] et [3-9]. Ces formulations analytiques permettent de calculer
avec une bonne précision les capacités vers le substrat et entre conducteurs, en tenant compte
des capacités de bord, que le circuit comporte un ou deux plans de masse. Ces formulations sont
déduites de résultats de simulation par la méthode aux éléments finis puis par interpolation. La
méthode aux éléments finis a pour base le découpage de l’espace entre les conducteurs en zones
élémentaires et l’exécution dans chaque zone d’un algorithme de résolution des distributions de
charges, de potentiels, et de champs électromagnétiques [3-11]. Cette méthode offre des résultats
70
très précis à condition que le maillage soit fin. Les problèmes de conditions aux limites sont alors
correctement traités.
Dans le cas d’un conducteur simple au dessus d’un plan de masse (figure 48), [3-10]
propose l’équation F28).
w
e
h
CF
CS
CF
Figure 48 : Capacité entre un conducteur et le substrat considéré comme un plan de masse.
C11 = CS+2CF : capacité totale du conducteur vers la masse par unité de longueur (fF/mm).
CS étant la capacité plane et CF la capacité de bord.
Domaine de validité : 0,02 ≤
W
e
≤ 5,12 et 0,02 ≤ ≤ 5,12
h
h
0.11
0.425


W
W
e





F28) C11 = ε 0 ε r ⋅  1.13
+ 1.443  + 1.475 


h
h
h






ε0 = 8.85 10-12 F/m.
εr= permittivité relative de l’isolant (3.9 pour SiO2).
w = largeur du métal (µm).
e = épaisseur du métal (µm).
h = hauteur par rapport au substrat (µm).
Nous avons choisi une technologie submicronique profonde, la 0.25 µm, pour comparer les
trois méthodes de calcul (décrites précédemment) de la capacité d’un conducteur en métal de
niveau 2 vers le substrat considéré comme un plan de masse parfait. La figure 49 illustre cette
étude.
71
Capacité vers le substrat (fF/ µm)
10
W
Formule 32 : Capacité de Delorme
1
Formule 31 : Capacité de Yuan
e = 0.6µm
-1
10
h = 2.5 µm
Formule 30 : Capacité plane
-2
10
-3
10
0,1
1
10
100
Largeur du métal W (µm)
Figure 49 : Calcul de la capacité par unité de longueur entre un conducteur métallique niveau 2 et le substrat,
pour différentes largeurs de conducteur en utilisant les trois méthodes décrites précédemment.
On peut remarquer que, pour une largeur de métal importante, un plot d’entrée/sortie par
exemple, les trois méthodes convergent. A l’inverse pour une piste métallique de largeur
minimale, la formule de la capacité plane sous-estime largement la capacité vers le substrat.
Cette dernière formulation n’est donc plus applicable aux technologies actuelles. Par contre, elle
peut être utilisée dans l’évaluation des capacités sur les circuits imprimés.
3.2.2 Capacité de couplage
La configuration à deux conducteurs de la figure 50, correspondant à deux interconnexions
d’un même niveau de métal séparées par une distance d, induit la présence d’une capacité de
couplage C12 entre conducteurs. En 1983, Sakurai [3-8] propose une évaluation de cette capacité
(équation F29). Son domaine de validité correspond à une technologique micronique. En
submicronique, l’erreur par rapport à une approche par analyse numérique est supérieure à
10%.


72
1.08
e

h
F29) C12 = ε 0ε r 1.82 ⋅ 
W 
+ 
h
0.32
−1.38
 d

⋅
+
0
.
43

 

  h
w
d
C12
e
h
CF
CS
Figure 50 : Capacités de couplage entre deux conducteurs et avec le substrat.
Basée sur l’équation précédente, [3-10] donne une expression analytique du couplage
(équation F31), ainsi que la valeur modifiée de la capacité vers le substrat (équation F30). Ces
formules sont adaptées aux configurations du submicronique. CS représente la capacité plane et
CF la capacité de bord.
C11=CS+CF :capacité vers la masse en fF/mm

F30) C11 = ε 0ε r 1.11

W
e
d
≤ 1, 28 ; 0,02 ≤ ≤ 1,28 et 0,02 ≤ ≤ 1,28
h
h
h
W
W 
+ 0.79 
h
h
0.1
e
+ 0.59 
h
0.53
0.01
0.17
d

− 
W 
 e  
+  0.52  + 0.46  1 − 0.87e h 


h
 h  


C12 :capacité de couplage entre conducteurs en fF/mm
W
e
d
≤ 1, 28 ; 0,02 ≤ ≤ 1,28 et 0,02 ≤ ≤ 2,56
h
h
h
0.1
−2.22
0.64
e
W  d
e d


 
F31) C12 = ε 0ε r  + 1.21  ⋅  + 1.15 
+ 0.25 ⋅ ln 1 + 7.17  + 0.54  
d  h
h  h


 
 d
avec : d = distance minimale entre deux pistes de métal (µm).
3.2.3 Capacités de croisement
En submicronique profond, une configuration réaliste d’interconnexions se compose d’une
piste métallique croisant à intervalles réguliers une série de pistes routées à angle droit. Il s’agit
donc non plus d’un problème de deux dimensions mais bien de trois. Pour cela, nous devons faire
73
appel à un "solveur" de capacités en trois dimensions, basé par exemple sur la méthode des
éléments finis [3-11], ou extrapoler les formulations analytiques citées plus haut par un passage
de 2D en 3D, avec le risque de négliger les capacités de bord entre certaines surfaces en regard,
notées CC figure 51.
W1
C12
Cc
W2
Cs
Figure 51 : Capacités mises en jeux entre deux pistes routées perpendiculairement.
Une formulation précise de la capacité de croisement a été proposée par [3-12]. Elle
consiste à ajouter à la capacité de surface en regard les différentes capacités de bord, ainsi que
les capacités de coin. Ne pas tenir compte de ces capacités de coin en submicronique profond,
peut générer des erreurs de modélisation allant jusqu’à 50 % [3-13] Le résultat est une
formulation de la capacité de couplage sous la forme suivante :
F32) C X = C S ⋅ (W1 ⋅ W 2 ) + 2C12 ⋅ (W1 + W 2 ) + 4C C
Cx = capacité totale de croisement
Cs = capacité de couplage inter niveau par unité de surface (F28)
C12 = capacité linéique de bord (solveur 2D)
Cc = capacité unitaire de coin (solveur 3D)
W1 = largeur du conducteur 1
W2 = largeur du conducteur 2
Avec l’apparition d’une certaine hétérogénéité des oxydes dans les circuits submicroniques,
ces formulations ne permettent pas d’évaluer avec précision les configurations avec des oxydes à
faible permittivité entre conducteurs horizontaux et forte permittivité entre conducteurs
74
verticaux. Il faut alors reconduire les étapes de simulations par éléments finis puis
d’interpolations en prenant en compte ces variations de configuration technologique.
En conclusion de cette étude sur la modélisation capacitive d’une interconnexion, on
préférera l’approche par éléments finis qui donne des valeurs précises des capacités vers la
masse et des capacités de couplage entre conducteurs. Cependant la prise en compte de l’effet de
croisement, donc des trois dimensions du dessin, est nécessaire pour obtenir un modèle de
capacité fiable. On peut trouver dans la littérature des configurations particulières, un
conducteur confiné entre 2 plans de masse par exemple, mais nous ne les utiliserons pas dans
nos expérimentations.
3.3 – Eléments résistifs caractérisant une interconnexion
La résistance de l’interconnexion joue un rôle de plus en plus important avec l’évolution
technologique vers les petites dimensions. Nous donnons ci-dessous un aperçu de l’évolution
technologique concernant l’interconnexion, certaines valeurs numériques et une discussion sur
l’effet de peau.
3.3.1 Résistance par carré
La résistance par carré, R , correspond à une portion de conducteur dont la longueur est
égale à la largeur, vu de haut. Ainsi, l’interconnexion est découpée en carrés élémentaires
comme le montre la figure 52. La résistance totale de l’interconnexion est alors égale au nombre
de carrés multiplié par R , selon la formule F33). La résistance par carré est d’autant plus
grande que la section du conducteur est faible.
1 carré
W
F33)
R ⋅⋅ = ρ ⋅
l
W
ρ
=ρ⋅
=
S
W ⋅e e
ρAl = 0.0277 Ω.µm résistivité de l’aluminium
e
L
ρCu = 0.0172 Ω.µm résistivité du cuivre
W
e = épaisseur du métal (µm).
Figure 52 : Calcul de la résistance par carré d’un conducteur métallique
75
Toutefois, la structure en coupe du conducteur est constituée d’un "sandwich" de différents
matériaux, dont du Titane très résistif utilisé comme couche d’accrochage entre l’isolant et
l’interconnexion. Jusqu’à la technologie 0.25 µm, l’épaisseur des couches d’accrochage représente
un total de 0.15 µm environ d’épaisseur, répartie en bas et en haut de l’interconnexion (figure
53). Avec l’introduction des procédés "Damascene", à partir de la technologie 0.12 µm [3-14],
l’accrochage est en bas et sur les côtés. Les résistances par carré présentées ci-dessus sont donc
sensiblement plus élevées que celles obtenues avec la formule de base prenant en compte
l’épaisseur totale du conducteur.
w= 0.8µm
e=0.72µm
w= 0.5µm
Procédé standart
Aluminium
e=0.6µm
Légende:
0.35µm : 50mΩ/
0.25µm : 75mΩ/
w= 0.4µm
w= 0.2µm
TiN
métal
e=0.6µm
Procédé damascene
Cuivre
e=0.3µm
0.12µm : 50mΩ/
0.05µm : 110mΩ/
Figure 53: Evolution de la résistance par carré avec la réduction des dimensions
Avec
l’évolution
technologique,
la
résistance
par
carré
ne
cesse
d’augmenter.
L’introduction de la filière cuivre, depuis la technologie 0.18 µm permet de diminuer cette
résistance d’environs 35 %, tout en gardant la même tendance.
3.3.2 Rôle des VIAS
Le via est un passage vertical entre niveaux métalliques. La tendance technologique étant
à l’augmentation de la longueur des interconnexions moyennes, la résistance moyenne de la
ligne augmente donc très rapidement. Le rôle de plus en plus grand des vias constitue un facteur
supplémentaire qui augmente la résistance totale. Ayant obéi à la même loi de réduction de sa
section, sa résistance augmente. Fabriqué en tungstène (ρTu = 0.0530 Ω.µm), il est de plus en
plus résistif.
Plus encore, les statistiques du routage des signaux font apparaître une fréquence de
passage d’un niveau de métal à l’autre d’environ 1 contact tous les 100µm. Ramené en
76
interconnexion moyenne de routage, le rôle résistif des vias n’est plus négligeable. Un exemple
de chemin routé vu en coupe est reporté Figure 54. Les contacts inter niveaux ont une résistance
de l’ordre de 1 Ω en technologie 0.25µm et d’une dizaine d’Ohms en technologie 0.05µm.
Figure 54: Rôle des vias dans le calcul de la résistance d’interconnexion
3.3.3 Effet de peau
La question de l’effet de peau et de sa conséquence sur la résistance se pose lorsque les
conducteurs sont traversés par des courants à haute fréquence. L’effet de peau correspond à une
circulation des charges repoussée à la périphérie du conducteur, créant une zone avec très peu
de circulation de courant au centre, d’où une section efficace de conducteur plus faible, donc une
résistance effective plus élevée.
La densité de courant F34) dans le conducteur s’exprime avec une loi de type :
F34)
J = J0 ⋅ e
−
z
δ
J0 : amplitude réelle du courant à la surface
z = profondeur (m).
δ = épaisseur de peau (m), F35).
1
 2 2
F35) δ = 

 2πFµ0γ 
F est la fréquence du signal (Hz).
µ0 = 1.257e-10 H/m, perméabilité du vide
γ = conductivité : (58 106 S/m pour le cuivre et 36.5 106 S/m pour l’aluminium.)
77
A 1Ghz, l’épaisseur de peau du cuivre est 2.1 µm, à 10GHz 0.6µm, à 100 GHz 0.21µm. Ceci
implique que pour une interconnexion submicronique de routage, la section efficace du courant
est très proche de la section réelle. L’évolution de l’épaisseur de peau du cuivre en fonction de la
technologie est représentée figure 55. Dans le cas des boîtiers par contre, l’effet de peau crée une
augmentation significative de la résistance de ligne pour des fréquences de l’ordre du GHz.
1µm
δ=0.21µm
δ=0.6µm
δ=2µm
0.5µm : 1GHz
0.16µm
0.3µm
0.07µm
100 GHz
0.18µm
10 GHz
Figure 55 : Evolution de l’épaisseur de peau avec la technologie.
3.4 – Eléments inductifs caractérisant une interconnexion
3.4.1 Inductance d’un fil
L’inductance d’un fil est donnée par la formulation approchée de la figure 56, pour un
conducteur cylindrique sur un plan de masse [3-5].
d
h
F36)
L = µ0 µ r ⋅
1
 4h 
⋅ ln  
2π
 d 
L : inductance du fil en H/m
µ0=1.257e-6 H/m et µr=1 pour l'air
d= diamètre du fil (m)
h = hauteur du fil par rapport au plan de masse (m).
Figure 56: Calcul de l’inductance d’un conducteur cylindrique au dessus d’un plan de masse.
Cette formulation sera utilisée pour la modélisation des fils de "bondings" (figure 57) et des
pattes de boîtiers "Lead". Typiquement, la valeur approchée de l’inductance de "bonding" est de
1nH/mm
78
Figure 57 : Photographie de "bondings" .
3.4.2 Inductance d’une interconnexion
L’inductance de l’interconnexion métallique sur substrat peut être calculée selon diverses
formules. Le problème est de préciser l’altitude du plan de masse. En effet, lorsqu’on raisonne en
haute fréquence, le substrat subit l’effet de peau qui repousse les charges du centre vers les
bords, on peut alors considérer que le plan de masse est situé au niveau de la jonction entre le
substrat et l’oxyde de silicium. Par contre en basse fréquence les charges se répartissent dans
tout le substrat et on peut alors considérer que la masse se trouve au niveau de la couche
enterrée fortement dopée. La figure 58 schématise l’altitude du plan de masse par rapport à
l’interconnexion métallique en basse et haute fréquence.
Accumulation de
charges en surface :
plan de masse
Substrat P
Effet de peau :
zone dépeuplée
++
Charges réparties
dans le substrat
plan de masse
Substrat P
++
Couche enterrée P
Couche enterrée P
Haute Fréquence
Basse Fréquence
Figure 58 : Altitude du plan de masse suivant la fréquence.
En submicronique profond cependant, les interconnexions voient rarement le substrat nu.
Cela tient à la présence de nombreuses zones actives et de zones de routage dense et court. Il y a
donc fort peu de chances de rencontrer une longue ligne d’interconnexion sans autre niveau
79
inférieur que le substrat. Nous donnons figure 59, la formulation de l’inductance pour une
configuration à un plan de masse [3-5].
w
F37)
e
L11 = µ 0 µ r ⋅
1
 8h W 
⋅ ln  + 
2π
 W 4h 
L11 = inductance du conducteur (H/m)
h
µ0=1.257e-6 H/m et µr=1 l’air
W = largeur du métal
h = hauteur par rapport au substrat.
Figure 59 : Calcul de l’inductance d’un conducteur de type interconnexion au dessus d’un plan de masse.
L’équation F37) sera utilisée pour la modélisation des pistes de circuits intégrés et de
circuits imprimés. Nous avons calculé l’inductance d’interconnexion de section minimale en
métal 2 pour chaque technologie (figure 60). Nous constatons que l’inductance d’une piste de
circuit intégré est au moins 10 fois plus faible que celle d’un fil de "bonding". L’inductance d’une
interconnexion ne doit cependant pas être négligée car elle permet de modéliser avec précision le
délai de propagation de type
c
εr
où c est la vitesse de la lumière.
1
0.18 µm
0,9
L (nH/mm)
0,8
0,7
0.25 µm
0.5 µm
0.8 µm
0,6
0.35 µm
0,5
0,4
1.2 µm
0,3
0,2
0,1
0
1985
1990
1995
2000
2005
Années
Figure 60 : Inductance d’une interconnexion de longueur typique pour chaque technologie.
80
3.5 – Modèles d’interconnexions
Nous construisons un modèle ligne principalement dans le but de simuler la réponse de la
ligne à une excitation, soit une commutation en tension, un transport de courant ou un couplage.
Le but de la simulation est ensuite de caractériser la ligne, afin de bâtir des modèles analytiques
permettant des évaluations rapides et précises du comportement à l’échelle d’un circuit.
Dans le cadre de l’intégrité du signal, nos besoins sont principalement :
• La caractérisation de la commutation
• La caractérisation du couplage diaphonique
• La caractérisation du di/dt
3.5.1 Choix d’un modèle
L’interconnexion seule
Nous avons à notre disposition plusieurs types de modèles d’interconnexions. Concernant
une interconnexion seule, le plus simple est le modèle capacitif. Il s’applique au couplage vers le
substrat (figure 61-a). Le grand avantage de cette méthode est de considérer chaque
interconnexion comme une équipotentielle. Ce modèle n’est utilisable que pour de courtes
interconnexions et pour des lithogravures peu agressives. En effet, pour des interconnexions de
longueur moyenne, l’effet résistif entre en jeu (figure 61-b). Pour tenir compte des composantes
capacitives et résistives, on peut utiliser un modèle en π ou en T. En technologie submicronique
profonde, l’effet de retard de propagation peut être modélisé par une inductance, comme indiqué
ci-dessous, (figure 61-c).
La question est de savoir à quel moment il faut prendre en compte l’inductance. D’après les
travaux de [3-15], pour une technologie 0.35 µm, l’écart au niveau de la simulation temporelle
d’une commutation, entre un modèle RC et un modèle RLC est de 4% pour une ligne de 10 mm.
La prise en compte de l’inductance dépend de la nature de la ligne. En effet, les interconnexions
subissant des variations de courant importantes comme les alimentations sont sujettes à de
fortes fluctuation de tension en Ldi/dt dues à l’inductance de ligne. Dans ce cas l’inductance ne
doit pas être ignorée. Par contre, si la ligne véhicule un signal logique, l’influence de l’inductance
est négligeable devant celle de la résistance.
81
(a)
(b)
(c)
Figure 61 : Différents types de modèles pour une interconnexion seule.
Deux interconnexions couplées
Concernant le couplage entre deux interconnexions, on utilise en première approximation
un couplage capacitif simple (figure 62-a). On peut aussi répartir cette capacité de part et d’autre
des résistances de ligne pour utiliser un modèle en π (figure 62-b). Lorsque l’on modélise des
pistes d’alimentation qui véhiculent d’importants courants, les inductances de lignes créent un
couplage mutuel. On peut trouver dans la littérature différentes approches pour le calcul de
cette mutuelle inductance [3-16].
(a)
(b)
(c)
Figure 62: Différents types de modèles pour deux interconnexions couplées.
82
3.5.2 Découpage de la ligne : Vers un modèle distribué
En première approximation, un modèle non distribué est suffisant pour simuler les
interconnexions en submicronique profond, par exemple avec le modèle en π. Le découpage de la
ligne en tronçons élémentaires avec R, L et C répartis est rendu nécessaire pour avoir des
résultats de bonne précision au delà d’une certaine longueur d’interconnexion et de fréquence de
signal à véhiculer [3-17]. Mais le modèle doit rester suffisamment simple pour être appliqué à
des blocs fonctionnels entiers et assez précis pour prendre en compte de manière fiable les
phénomènes parasites. Ces compromis font l’objet d’une étude menée par [3-18]. Nous avons
évalués, pour une interconnexion typique en technologie 0.25 µm, l’écart de prédiction du temps
de propagation d’un signal, entre une modèle à une cellule CRC en π et un modèle distribué à
plusieurs cellules CRC. L’interconnexion typique de métal 2 a pour longueur 12 mm et pour
largeur 0.5 µm. Les inverseurs schématisés figure 63 sont constitués d’un PMOS de largeur
W=40 µm et de longueur minimale et d’un NMOS de largeur W=20 µm et de longueur minimale.
La simulation du délai à VDD/2 entre le front A et le front B donne le même résultat si l’on utilise
un modèle à 2, 3 ou 4 cellule alors que le modèle à une cellule diffère de 3%. En technologie
submicronique profonde, il deviendra nécessaire d’utiliser un modèle distribué comportant au
minimum deux cellules CRC.
RL = 1300 Ω
CL = 950 fF
A
B
Ou
RL
CL/2
RL/2
CL/2
1 cellule
CL/3
RL/2
CL/3
CL/3
2 cellules
Figure 63 : Etude du nombre de cellules CRC pour la modélisation d’une piste typique en 0.25 µm.
83
3.6 – Modélisation de boîtiers
Le choix du boîtier d’encapsulation d’un circuit intégré est une question délicate. En effet,
suivant la fonctionnalité du circuit, on choisira un boîtier de type BGA (Ball Grid Array) pour
réduire les fluctuations de tension sur les plots d’entrées/sorties, ou à l’inverse un boîtier DIL
(Dual In Line ) moins performant mais plus économique. Il existe un choix de boîtiers
relativement étendu, comme le montre la figure 64.
DIL
PLCC
PQFP
TSSOP
PPGA
PBGA
Figure 64 : Différents types de boîtiers couramment utilisés.
Intel Corporation fut un des premiers fondeurs à s’intéresser aux problèmes de
modélisation des circuits intégrés et de leur boîtier. Pour chacun de leur circuit encapsulé, Intel
fournit ce qu’on appelle un modèle IBIS (Input/Output Buffer Information Specification). Ce
modèle est devenu un standard en ce qui concerne la caractérisation comportementale des
entrées/sorties de circuit.
Le modèle IBIS fournit les caractéristiques (courant/tension) d’entrée/sortie d’un circuit,
ainsi qu’un modèle de boîtier avec les valeurs de chaque élément capacitif, inductif et résistif de
toutes les broches du boîtier (figure 65)[3-18].
84
Rpack
Lpack
Ccomp
Cpack
Diodes de
protection
Buffer
Circuit intégré
Boîtier
|************************************************************
|
COMPONENT: GTLP16612
|************************************************************
|
[Component]
74GTLP16612
[Manufacturer] Fairchild Semiconductor Corp
|
[Package]
| variable
typ
min
max
R_pkg
.1
.1
.8
L_pkg
2.58n
1.72n
5.66n
C_pkg
.4p
.1p
.8p
|
|************************************************************
| Package parameters for SSOP (MEA) 56
| Lead including bondwire inductance
|
[Pin] signal_name
model_name
R_pin
L_pin
C_pin
1
OEAB_Z
gp612mea_ctrl
NA
6.35n
0.72p
2
LEAB
gp612mea_ctrl
NA
5.74n
0.71p
3
A1
gp612mea_ttl
NA
5.16n
0.70p
4
GND
GND
NA
4.57n
0.65p
5
A2
gp612mea_ttl
NA
4.06n
0.65p
6
A3
gp612mea_ttl
NA
3.62n
0.62p
7
Vcc(3.3V)
POWER
NA
3.23n
0.60p
8
A4
gp612mea_ttl
NA
2.76n
0.55p
9
A5
gp612mea_ttl
NA
2.65n
0.23p
10
A6
gp612mea_ttl
NA
2.59n
0.18p
Figure 65 : Exemple de modèle IBIS d’un composant.
Le modèle IBIS présente deux avantages majeurs :
• Confidentialité par rapport au circuit intégré (aucune information sur la
conception et le procédé de fabrication n’est fournie).
• Rapidité et relative précision au niveau simulation (les aspects non linéaires des
entrées/sorties, les effets parasites et les décharges électrostatiques sont prises en
compte).
Les modèles IBIS ne sont disponibles que pour certains boîtiers. Si les boîtiers que nous
utilisons pour nos expérimentations n’ont pas de modèle IBIS connu, on peut appliquer les
formulations F26 , F33 et F36 afin d’évaluer la valeur des capacités, inductance et résistance de
chaque broche. Une évaluation des éléments capacitifs et inductifs est reportée figure 66. La
figure 67 représente la réponse à un échelon de tension de trois types de boîtiers, DIL, LCC et
BGA, à vide, à partir du modèle de la figure 66.
A vide
Rpack
Avec: Ccomp = 1pF et Rpack <1
à BF
DIL: Lpack = 20 nH ; Cpack = 5pF
Lpack
LCC: Lpack = 5 nH ; Cpack = 2pF
Ccomp
Cpack
BGA: Lpack = 3 nH ; Cpack = 2pF
Figure 66: Modélisation des entrées/sorties de différents types de boîtiers.
85
Tension (V)
DIL
LCC
BGA
Echelon de tension
Temps (ns)
Figure 67 : Réponse à un échelon de tension sur les broches de trois types de boîtiers : DIL, LCC et BGA.
On peut observer une fluctuation de tension beaucoup plus importante sur les pattes d’un
DIL que sur celles d’un BGA. Ceci est dû principalement à la géométrie des broches
d’entrée/sortie ; celles d’un DIL sont relativement longues et éloignées du plan de masse, donc
très inductives alors que pour le BGA, les connexions sont faites par de petites boules de soudure
très peu inductives.
3.7 – Conclusion
Ce chapitre a permis de mettre en place un certain nombre de modèles, que ce soit pour les
interconnexions de circuits intégrés, pour les broches de boîtiers ou pour le routage de circuits
imprimés. Nous avons pu constater que la modélisation n’est pas un acquis, mais un ensemble de
formulations qui ne cesse d’évoluer avec la technologie des circuits intégrés et l’apparition de
nouvelles méthodes de routage et de nouveaux boîtiers. Il faut donc remettre en question en
permanence la validité de nos modèles et tenter de les modifier de façon à suivre cette incessante
évolution technologique.
86
[3.1]
J.M. Williamson,et all. "Ground Noise Minimization in Integrated Circuit Packages Through Pin
Assignment Optimization" , IEEE Trans. Components , packaging and manufacturing-Part B, vol.
19, N°2, pp. 361-367, May 1996.
[3.2]
J.Y. Fourniols "Contribution à l’étude des problèmes de compatibilité électromagnétique dans les
systèmes micro-électronique submicroniques." Thèse de doctorat soutenue en Janvier 1996 à
l’INSA de Toulouse.
[3-3]
ST-Microelectronics, "Crosstalk on HCMOS 7” Version 1.2, August 13, 1997.
[3-4]
F. Moll, M. Roca, A. Rubio "Measurement of crosstalk induced delay errors in integrated circuits" ,
Electronics Letters, sept 97, Vol. 33, n°19.
[3-5]
Bakoglu H.B., "Circuits, interconnections, and packaging for VLSI" Addison Wesley Publishing
[3-6]
C.P. Yuan, T.N. Trick, "A simple formula for the estimation of the capacitance of two dimensional
interconnects in VLSI circuits." IEEE Electron Device Lett. Vol. EDL-3 pp 391-393, 1982.
[3-7]
E. Barke. "Line to Ground capacitance Calculation for VLSI : A Comparison" , IEEE transactions
on Computer-Aided Design, Vol 7, n°2, pp 313-315, February 1988.
[3-8]
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[3-9]
Ning Z-Q., Dewilde P. "capacitance coefficients for VLSI Multilevel Metalization Lines" IEEE
Transactions on Electron Devices, vol ED-34, n°3, pp 644-649, March 1987.
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Delorme N., Belleville M., Chilo J. "Inductance and capacitance analytic formulas for VLSI
interconnects" Electronic letters, vol 32, n°11, pp 996-997, May 1996.
[3-11]
RAPHAEL User’s Manual, TMA Associates, 1995
[3-12]
Nouet P, Toulouse A. "Use of Test structures for characterization and modelling of Capacitances in
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[3-13]
A Toulouse, "Contribution à la caractérisation et à la modélisation des capacités en technologie
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Development, Vol39, N°4, 1995.
87
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E. Vanier, "Caractérisation et Optimisation Temporelle des interconnexions dans les circuits
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B. SYED HUQ, "Ease system simulation with IBIS device models" , Electronic Design, pp93-108,
Dec. 1996.
88
Chapitre 4 : Une nouvelle méthode de mesure d’intégrité de signal
C
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HA
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GN
NA
AL
LS
SU
UR
RP
PU
UC
CE
E
Dans le chapitre précédent, différents modèles d’interconnexion de circuits intégrés et de
transistors MOS ont été répertoriés. Cependant, ces modèles tendent à évoluer avec la
technologie, en particulier lorsqu’on travaille en submicronique profond. Avec l’augmentation
des phénomènes parasites, il devient nécessaire de développer des modèles à la fois mieux
adaptés, mais aussi d’une relative simplicité, permettant d’évaluer avec un temps de calcul
minimal, le degré de nuisance de ces parasites.
Lorsqu’un signal se propage dans un circuit intégré, certaines règles concernant sa
variation en amplitude et dans le temps doivent être respectées afin d’assurer le bon
fonctionnement du système. En effet, celui-ci peut subir, comme nous l’avons vu au chapitre
précédent, un retard de propagation, un pic ou une fluctuation de tension par couplage substrat
ou simplement par couplage diaphonique. Pour pallier les éventuels dysfonctionnements, les
spécifications fournissent un gabarit à respecter, généralement de l’ordre de 30% en temporel et
inférieur à 25% de la tension d’alimentation en amplitude (figure 68). Actuellement, il est
difficile de descendre en dessous de ces pourcentages du fait des incertitudes technologiques.
Signal typique
∆V
VDD
Signal distordu
V DD
Fluctuation
∆t
Vref
Figure 68: Gabarit définissant les variations maximales acceptables des signaux.
Afin de caractériser correctement l’intégrité de signal et les différentes perturbations, une
campagne de mesure doit être menée pour chaque technologie. Cette phase d’expérimentation
s’avère de plus en plus complexe et délicate avec l’évolution technologique.
89
A ce jour, on peut répertorier plusieurs méthodes d’expérimentation sur puce, plus ou
moins précises, directes ou indirectes, adaptables ou non à différents types de parasites et de
signaux. Nous présenterons succinctement ces méthodes, en exposant leur principe et domaines
d’applications en ce qui concerne l’intégrité de signal. Nous faisons apparaître les limitations des
ces méthodes, et justifions notre approche consistant à un système à échantillonnage
directement sur la puce.
4.1 - Méthodes de mesure existantes
4.1.1 La mesure externe :
Cette méthode de mesure reste le moyen d’expérimentation le plus classique. La puce est
encapsulée dans un boîtier monté sur banc de test. Les mesures sont faites, soit à l’aide d’un
oscilloscope ou d’appareils de mesure dédiés, soit par une carte d’acquisition d’un ordinateur.
Cependant, cette expérimentation ne peut s’appliquer dans tous les cas. En effet, avant
d’atteindre l’appareil de mesure, le signal se propage tout d’abord par un plot de sortie de la
puce, puis par le "bonding", le "lead", une piste du circuit imprimé de test, un connecteur, avant
de pénétrer dans un câble coaxial menant au dispositif d’acquisition.
En ce qui concerne l’intégrité de signal, seules certaines caractérisations, comme le délai
de propagation, peuvent être rendues possibles à condition de posséder un oscilloscope de très
grande bande passante. De plus, la charge des appareils de mesure, les capacités et inductances
parasites présentes tout le long du trajet du signal, inhibent ou déforment celui-ci. Cette
méthode n’est donc pas adaptée à la caractérisation de l’intégrité du signal sur puce, au delà de
quelques centaines de MHz .
4.1.2 Le test sous pointes basse fréquence:
Le test sous pointes présente l’avantage de réduire le chemin capacitif et inductif depuis le
plot de sortie de la puce jusqu'à l’appareil de mesure [4-1]. En effet, la mesure est réalisée par
une pointe qui vient directement se poser sur un plot de test du circuit (figure 69). Ce dernier a
90
une taille d’à peu près 50 par 50 µm alors qu’un plot d’entrée/sortie a une taille de 100x100 µm,
ce qui réduit la capacité vers le substrat d’environ un quart.
Figure 69 : Banc de test sous pointes
Cette méthode reste inadaptée pour la mesure des signaux ultra rapides et de faible
énergie que nous cherchons à caractériser. Les effets parasites introduits par la pointe et
l’utilisation de plots de test qui modifient la configuration du routage et donc les capacités
parasites, modifient la tension mesurée. Cette méthode est en revanche appliquée avec succès à
la caractérisation de la propagation dans les boîtiers [4-2], et avec un succès moindre pour
l’évaluation du couplage entre pistes de circuits imprimés.
4.1.3 Le test sous pointes haute fréquence : TDR et paramètres S
Cette méthode s’applique principalement aux domaines des micro-ondes et des
hyperfréquences. Comme la méthode précédente, elle consiste à poser des pointes spécifiquement
adaptées aux hautes et hyper fréquences, sur un jeu de plots de test sur la puce, mais selon un
mode opératoire très rigoureux visant à assurer la continuité d’impédance tout au long du
cheminement du signal.
La méthode TDR (Time domain reflectometry) consiste à générer un front ultra bref
(environ 10ps) sur une pointe hyperfréquences et échantillonner l’allure temporelle du signal
réfléchi. Un traitement approprié permet d’identifier les impédances situées sur le trajet du
front.
La méthode des paramètres S fonctionne dans le domaine fréquentiel, en mesurant
l’énergie réfléchie et transmise au travers de l’interconnexion. 0n peut extraire des mesures de
paramètres S un modèle d’interconnexion à une fréquence donnée, et dans une très large bande
91
de fréquence, jusqu’à une centaine de GHz actuellement. Le mode opératoire est complexe, dû à
la présence d’une série de plots calibrés et à la difficulté de mesurer des lignes couplées. Pour
satisfaire aux contraintes de la mesure en paramètres S, différentes précautions doivent être
prises dans le dessin des configurations de lignes qui s’éloignent fortement des conditions réelles.
Le "layout" de la puce de test est alors très lourd et il demande une grande surface de silicium.
Du fait de la nature fréquentielle de la mesure, il est impossible de faire fonctionner les
commutateurs sur les interconnexions, ce qui limite l’attrait de la méthode. Un exemple de motif
spécifique pour la mesure de paramètres S est donné figure 70.
Figure 70 : Exemple de motifs à paramètres S appliqués à la mesure de l’intégrité du signal.
4.1.4 La mesure par sonde à faisceau d’électrons: L’IDS
Le test par faisceau d’électrons est une technique dérivée de la microscopie électronique à
balayage [4-3].
e
-
e
-
e
Prises BNC
Circuit imprimé
TEXTOOL
e
AIR
SiO2
Si
VIDE
Sonde à
faisseau
d’électrons
Figure 71 : Principe de l’IDS.
92
TEXTOOL
CHIP
Il suffit alors de concevoir une plaquette de branchement prévoyant le générateur de
signaux sur lequel l’IDS se synchronisera (figure 71), un moyen de visualisation des sorties et
des entrées du circuit intégré ainsi que des signaux de commande des différents dispositifs.
Les limitations de cette méthode de test sont les suivantes :
Tout d’abord, l’accès au circuit est assez périlleux. Les mesures ne peuvent s’effectuer que
sur les niveaux métalliques supérieurs des circuits intégrés car le faisceau d’électrons n’atteint
pas la piste elle même mais l’oxyde juste au dessus. Malheureusement, la présence de cet oxyde à
la surface du circuit modifie la mesure car les électrons incidents chargent l’oxyde et donc
modifient ses propriétés. De plus, le couplage capacitif entre le point d’impact du faisceau et la
piste concernée ainsi que les couplages avec les pistes voisines, faussent légèrement la valeur du
potentiel mesuré, comme l’illustre la figure 72. On pourrait enlever l’oxyde de surface mais, dans
ce cas là, les capacités seraient modifiées, les dispositifs actifs risquent d’être altérés et par
conséquence, notre signal aussi.
Faisceau d’électrons
Oxyde
Potentiel à mesurer
Substrat
Figure 72 : Mesure à travers l’isolant : Couplages capacitifs.
Les performances de l’IDS sont aussi limitées par les effets des champs locaux pouvant
entraîner une déviation du faisceau et une sensibilité du détecteur aux potentiels environnants.
L’IDS est en fait un échantillonneur de résolution temporelle égale à 200 ps mais lorsqu’il
restitue le signal, il se pose un problème de calibrage en amplitude.
4.1.5 Caractérisation du délai induit par couplage
La technique de mesure développée par [4-4] permet de mettre en évidence le retard ou
l’accélération d’un front d’horloge dû à un couplage parasite avec une piste voisine en
commutation. La méthode proposée consiste à mesurer indirectement ce délai (positif ou négatif)
induit par couplage capacitif entre deux pistes métalliques. La structure séquentielle mise au
point pour réaliser cette caractérisation est détaillée figure 73. Elle se compose d’une bascule D,
93
d’une chaîne de 8 inverseurs ainsi que d’une porte Nand pour activer le système. Le couplage
parasite est provoqué après le quatrième inverseur. En fonctionnement normal, la période du
signal se propageant dans la chaîne d’inverseur est égale à deux fois celle de l’horloge "Clk" de la
bascule D.
Coupable
Buffer
Bruit
Victime
Activation
Couplage
D Q
Horloge
Clk
Figure 73 : Schéma du circuit de détection du couplage induit :
La première expérience consiste à mettre en œuvre le retard induit. On synchronise sur la
piste coupable une transition opposée à celle de la victime. Si le couplage est suffisamment
important, le front véhiculé par la chaîne d’inverseur est retardé et la bascule D ne détecte pas la
transition au moment voulu. Ce dysfonctionnement est représenté figure 74.
Couplage
Clk
Clk
D
D
Q
Q
Fonctionnement normal
Dysfonctionnement dû au couplage
Figure 74 : Chronogramme du circuit en fonctionnement normal puis lors du couplage retard.
La deuxième expérience consiste cette fois-ci à caractériser l’accélération du signal dû au
couplage. On cherche tout d’abord la période d’horloge "Clk" minimale nécessaire au bon
fonctionnement du système. On se place ensuite en deçà de cette limite de façon à faire
apparaître naturellement une erreur sur la sortie Q de la bascule D. On génère et synchronise
ensuite un front de même sens sur la piste coupable et sur la victime afin d’accélérer le signal
victime. Celui-ci rectifie alors l’erreur de synchronisation entre les entrées D et Clk
bascule. Le système fonctionne à nouveau.
94
de la
Cette méthode de mesure ne s’applique qu’à la détection de délai, positif ou négatif, induit
par couplage. Elle permet de déterminer indirectement ce délai, mais ne donne aucune
indication sur la forme du signal bruité.
4.1.6 Différence fréquentielle pour l’évaluation de la capacité vers le substrat
La méthode proposée par [4-5] a été mise au point en vue d’évaluer la capacité d’une
interconnexion vers le substrat. Deux oscillateurs en anneau à 6 inverseurs+1 NAND sont
implantés, l’un avec des connexions courtes (30 µm) entre les inverseurs, l’autre avec des
connexions longues (1200 µm) entre les inverseurs. La largeur de piste est fixée au minimum
permis par la technologie utilisée. La porte NAND est assimilée à un inverseur car le
dimensionnement de son réseau NMOS et PMOS permet de rattraper la différence de mobilité.
Un diviseur de fréquence par 64 est ajouté en sortie de l’oscillateur afin d’obtenir une fréquence
d’oscillation mesurable extérieurement avec un oscilloscope. Dans le cas de la figure 75, la
mesure a été réalisée en 0.35 µm. La largeur des pistes de métal 3 est de 0.8 µm, soit une
résistance de ligne d’environ 2 Ω pour le motif à ligne courtes et une résistance d’environ 80 Ω
pour le motif à ligne longue.
Osc_en1
6 inverseurs
Osc_out 1
Osc_Out 1
DIV
64
120 KHz
Ligne 30 µm
Osc_en2
Osc_out 2
6 inverseurs
DIV
64
Ligne
1200 µm
Osc_Out 2
Ligne 1200µm
18 KHz
Mesure
statique de R
Schéma des trois motifs
Exemple de chronogrammes en 0.35 µm (fréquence d’oscillation
interne reconstituée)
Figure 75 : Motifs permettant de déterminer par différence de fréquences un modèle d’interconnexion.
L’idée est de déduire par la différence de fréquence d’oscillation libre entre les oscillateurs,
la capacité par unité de longueur équivalente des lignes de métal. En effet, cette différence de
fréquence est uniquement due à un allongement de l’interconnexion métallique entre les
inverseurs. De la mesure de fréquence externe, on remonte à la fréquence de chaque oscillateur
en multipliant par 64. On déduit ensuite de la fréquence d’oscillation de l’oscillateur à
95
interconnexions courtes, un délai par inverseur. Connaissant la fréquence d’oscillation du
deuxième oscillateur et le délai introduit par chaque inverseur, on en déduit le délai dû à
l’interconnexion longue. Le modèle mis en place est de type C/2 – R – C/2 où R représente la
résistance statique de la ligne. Cette résistance est déterminée grâce à une piste métallique
identique à celles qui relient les inverseurs entre eux, connectée à deux plots de test sous pointes
(figure 75). On déduit alors par simulations successives la valeur de la capacité d’interconnexion
par unité de longueur. Un modèle de ligne distribué donne des résultats quasiment identiques
du fait de la grande valeur de RON par rapport aux résistances de lignes.
4.1.7 Caractérisation du couplage diaphonique sur une interconnexion.
La méthode proposée par [4-6] a été mise au point dans le but de mesurer l’amplitude du
couplage électromagnétique entre deux pistes de circuits intégrés. Le principe de ce capteur est
détaillé figure 76. On utilise une bascule RS, à base de portes NAND, dont on contrôle le signal
de commande RESET de l’extérieur et dont l’entrée SET est connectée à la piste victime. Le but
est de déclencher le basculement de la sortie Q par un pic de tension induit sur le nœud SET. La
connexion SET peut être positionnée soit en début, au milieu ou en fin de ligne, permettant ainsi
de caractériser les différentes amplitudes de couplages.
Reset
Commande
Précharge
Générateur
de bruit
nQ
Set
Q
Victime
Coupable
Figure 76 : Circuit permettant de déterminer l’amplitude du bruit de couplage.
Pour retrouver l’amplitude du bruit de couplage, la procédure est la suivante :
•
On fixe tout d’abord la sortie de la bascule RS à 0 avec la commande RESET ;
•
On précharge la victime à une tension analogique légèrement supérieure à la tension de
seuil de la bascule
•
On génère ensuite un front descendant sur la piste coupable. Par couplage capacitif avec la
victime, un pic de tension vers le bas apparaît sur le nœud SET. Lorsque ce pic dépasse la
96
tension de seuil de la bascule, la sortie Q commute, ce qui génère une faute logique dans le
circuit (figure 77).
Couplage
Reset
Reset
Set
Set
Seuil de commutation
de la bascule
Q
Q
(a) Fonctionnement normal
(b) Fonctionnement érronné
Figure 77 : Chronogrammes du fonctionnement du circuit.
Cette méthode ne peut s’appliquer qu’à un certain type de mesure. Elle permet de détecter
l’amplitude d’un signal de manière indirecte et ne donne aucune information sur sa forme et sa
variation dans le temps.
4.1.7 Norme VDE
Issue du groupe de travail VDE AK767.13 [4-7], cette méthode fait l’objet d’une proposition
de norme internationale dans le cadre de l’I.E.C. Il s’agit de mesures de perturbations
électromagnétiques conduites sur les fils de masse et sur les entrées/sorties du composant dans
la bande de fréquences comprises entre le continu et 1GHz [4-8]. Comme le montre la figure 78,
la mesure se fait à travers une impédance de 1 ohm pour les courants de masse et sur charge
complexe (51 Ω vers la masse, 47nF puis 120 Ω en série) pour les entrées/sorties. Par ailleurs, les
sondes sont adaptées pour être utilisables dans le système de mesure 50 Ω. Cette méthode ne
s’applique qu’à un cas particulier de l’étude de l’intégrité du signal, la fluctuation de tension sur
les alimentations vue de l’extérieur de la puce. Elle n’est donc pas adaptée à la caractérisation
des interconnexions d’un circuit intégré.
97
49Ω
47nF 120Ω
Vss puce
Câble 50Ω
Câble 50Ω
51Ω
1Ω
E/S puce
Analyseur de fréquence
Analyseur de fréquence
Sonde de mesure du bruit
sur Entrée/Sortie
Sonde de mesure de courant
HF dans la masse
E/S
Vss mesure
Vss du C.I
CIRCUIT IMPRIME
Figure 78 : Dispositif de mesure VDE
La mesure VDE permet de donner une image des perturbations électromagnétiques sur les
masses ou entrées/sorties des circuits intégrés. Les résultats sont donnés en niveau d’énergie
Niveau en Volts
dans le domaine fréquentiel comme le montre la figure 79.
90
80
70
60
50
40
30
20
10
0
1bd
10
100
1000
Fréquence en MHz
Figure 79 : Exemple de résultats de mesures obtenues avec la VDE.
Cette méthode permet de mesurer avec précision la contribution de chaque broche du
circuit. Cependant, en raison du nombre de mesures à réaliser sur un circuit complexe, elle est
très longue à mettre en œuvre. Elle requiert, de plus, un matériel lourd et coûteux. La bande
passante du système est limitée à 1GHz et cette méthode ne permet pas d’avoir l’allure
temporelle de la perturbation. De plus, la mesure ne s’affranchit pas des parasites dus au boîtier
(plots, bonding, lead).
98
4.1.8 Comparatif
Le tableau 8 résume les avantages et inconvénients des principales méthodes de mesures
existantes, ainsi que leur possibilité d’adaptation à différents phénomènes parasites altérant
l’intégrité du signal. Nous donnons aussi les caractéristiques qui définiraient une méthode de
mesure idéale.
Méthode
VDE
TDR
Param. S
IDS
Méthode idéale
Bande passante /
temps de montée
1 GHz
10 ps
70 GHz
1 GHz
> 10 GHz
Coût
Elevé
Elevé
Très élevé
Très élevé
Le plus faible
Mise en œuvre
Longue
Complexe
Complexe
Complexe
La plus simple
Lieu d’action
Externe
Externe
Interne
Locale
Interne
Type d’information
Fréquentielle
Temporelle
Impédance
Temporelle
Temporelle ou fréquentielle
Fluctuations
Oui
Oui
Non
Oui
Oui
Couplage
Non
Non
Oui
Non
Oui
Propagation
Non
Oui
Oui
Oui
Oui
Tableau 8 : Comparaison des performances des différentes méthodes de mesure
Afin d’être la plus polyvalente possible, la méthode de mesure idéale doit avoir une bande
passante élevée, pouvoir mesurer plusieurs types de signaux, même de très faible énergie et si
possible donner des résultats temporels et fréquentiels. Un faible coût et une relative simplicité
de mise en œuvre en feraient un outil idéal. Nous tentons dans cette optique de développer un
outil de mesure se rapprochant de certains de ces critères.
4.2 – Développement du premier capteur de mesure
4.2.1 Un problème d’observabilité :
Les phénomènes parasites qui perturbent l’intégrité du signal dans les circuits intégrés
submicroniques sont intimement liés à la nature et au routage de leurs interconnexions. Les
résistances, capacités et inductances propres de ces pistes métalliques, ainsi que les capacités de
99
couplage diaphonique, sont à l’origine de ces perturbations. Or, si on connecte la piste bruitée à
un plot de sortie de la puce, on rajoute une capacité de plot et une inductance de boîtier qui
dominent celles de l’interconnexion elle même. De même un système de mesure à forte capacité
d’entrée inhibe le signal parasite.
Les phénomènes parasites que nous chercherons à observer, couplages diaphoniques,
fluctuations d’alimentation et retards de commutation, sont des signaux rapides et parfois de
faible énergie. Leurs harmoniques posent alors un problème de bande passante. En 0.7 µm,
l’échantillonnage d’une commutation de 1 ns avec un pas de 200 ps est juste suffisant pour
permettre de mesurer 5 points. En 0.35 µm, la commutation typique ayant une durée de 0.5 ns, il
faut au minimum un pas d’échantillonnage de 100 ps.
Afin de s’affranchir de ces difficultés d’observabilité, nous proposons de développer un
système de mesure de phénomènes transitoires, totalement intégré sur la puce à mesurer. Ce
système doit posséder une bande passante relativement élevée ( 10 GHz en 0.35 µm et 20 GHz en
0.25 µm) ainsi qu’une capacité de charge négligeable.
4.2.2 Principe du capteur à échantillonnage
L’idée d’un échantillonneur intégré appliqué à la mesure de fluctuation de tension sur les
alimentations a été proposée par [4-9], avec cependant ni description détaillée, ni optimisation de
son implémentation.
La première version du système à échantillonnage a été imaginée au GERME dans le but
de mettre au point les fonctions analogiques de l’échantillonneur, puis de bâtir étape par étape
une méthode à application industrielle pour, dans un premier temps, mesurer les fluctuations de
tension sur les lignes d’alimentation des circuits intégrés, et par la suite pour caractériser
l’intégrité du signal. Il s’agit de concevoir un capteur capable de mesurer un signal haute
fréquence et de faible énergie, puis de l’exporter hors de la puce. Comme nous l’avons vu
précédemment, les dispositifs de mesures classiques sont limités en fréquence et leur impédance
d’entrée inhiberait le signal de faible énergie à mesurer. Les méthodes de test sans contact, bien
qu’ayant fait des progrès en terme de précision ces dernières années, requièrent un matériel très
lourd et coûteux.
Dans la suite de ce chapitre, nous détaillons notre démarche de conception pour la
réalisation de l’échantillonneur de fluctuation d’alimentation. Pour cette première expérience,
nous disposons d’une technologie CMOS 0.8 µm de chez ES2.
100
Provoquer la fluctuation
Afin de créer une fluctuation de tension importante, il faut provoquer une forte
consommation de courant sur l’alimentation qui entraînera une chute de tension importante due
à un effet résistif suivi d’une oscillation due à un effet inductif ( dV = L*( di/dt ) ). Pour se placer
dans un cas de configuration simple pour une première expérience, on alimente un "buffer" de
grande taille (WP=250µm et L=0.8µm) grâce à une piste métallique que l’on nommera par la suite
"Alim perturb" . La sortie de ce "buffer" est chargée par la capacité parasite du plot de sortie de
la puce comme le montre la figure 80.
Fluctuation
de tension
Alim. Perturb.
250x0.8 µm
Générateur de bruit
I
11x0.8 µm
Figure 80 : Naissance d’une fluctuation d’alimentation.
Prélever à l’instant Ti la valeur Ui de la fluctuation
Le système à concevoir doit échantillonner puis mémoriser un potentiel de la fluctuation à
un instant précis. Par souci de simplicité, la première solution envisagée consiste à utiliser un
transistor MOS fonctionnant en mode passant, puis bloqué pour échantillonner une valeur de
tension. Cette valeur doit ensuite être mémorisée et véhiculée hors de la puce vers une carte
d’acquisition pour ensuite être traitée par informatique.
Etant donné la nature du phénomène à mesurer, nous avons choisi d’utiliser un transistor
PMOS de taille classique (W=3.2µm, L=0.8µm). En effet, la fluctuation variant autour de la
tension nominale d’alimentation qui est de 5V pour la technologie utilisée, un NMOS est
incapable d’échantillonner des tensions supérieures à 4.3V (Vdd-Vtn).
101
Le point de l’onde ainsi échantillonné est ensuite mémorisé dans une capacité avant d’être
exporté de la puce par un amplificateur opérationnel monté en suiveur (figure 81 et 82).
W=3.2µm
L=0.8µm
Cmde PMOS
Ui
Ui
Sortie
Ui
Alim. Perturb.
Figure 81 : Système permettant l’échantillonnage d’un point Ui de la fluctuation.
tension
Alim. Perturb
Cmde PMOS
Ui
Entrée AOP
Ti
temps
Figure 82 : Fonctionnement de la commande de blocage permettant de prélever un point de l’onde.
La sonde, connexion métallique entre la transistor PMOS de blocage et la piste
d’alimentation, doit être la plus courte et la plus fine possible de façon à n’introduire qu’une très
faible capacité parasite négligeable devant celle de l’alimentation. De ce fait, le signal à mesurer
ne sera pas déformé ou inhibé.
L’amplificateur suiveur joue le rôle d’adaptateur d’impédance. Son impédance d’entrée
étant très importante, elle sera en accord avec la sortie du transistor P et son impédance de
sortie étant très faible, on pourra y brancher un appareil de mesure à faible impédance d’entrée.
La mesure sera donc possible.
Le temps de réponse de l’amplificateur n’est pas critique alors que sa plage de
fonctionnement l’est beaucoup plus. En effet, son rôle est de transmettre à un plot de sortie de la
puce des données analogiques statiques avec une précision la plus grande possible.
102
Décalage temporel pour échantillonner toute la fluctuation
Il faut maintenant concevoir un système de retard permettant de décaler dans le temps le
front montant qui déclenche l’échantillonnage. On utilise le canal d’un transistor PMOS comme
résistance variable, suivi d’un inverseur. En commandant la grille du PMOS par une tension
analogique externe que l’on nomme "Vanalog" , le front a plus ou moins de mal à traverser le
transistor. Ainsi, l’inverseur qui suit commutera avec un certain retard. On rajoute ensuite deux
autres inverseurs pour redresser le signal qui provoque l’échantillonnage.
Vanalog
A
B
C
Sortie
Cmde PMOS
Alim. Perturb.
Figure 83 : Cellule de délai rajoutée au système d’échantillonnage.
Nous avons simulé avec Microwind la loi de délai en fonction de la tension "Vanalog" . Le
délai est calculé à Vdd/2 entre le front initial (A) et le front retardé (B) comme le montre la figure
83. Les résultats de simulation sont donnés figure 84. On constate que pour "Vanalog" variant de
0 à 1.3V, on peut décaler le moment d’échantillonnage dans le temps de 3.5 ns. Cela signifie que
la plage de visibilité du capteur sera au maximum de 3.5 ns. Le problème principal de la loi est
sa nature non linéaire, s’apparentant à une exponentielle.
Figure 84 : Analyse paramétrique avec Microwind de la loi qui régit le délai en fonction de "Vanalog"
103
Schéma complet du circuit
La figure 85 schématise l’ensemble du capteur de mesure configuré pour la caractérisation
des fluctuations de tension sur une alimentation [4-10].
Vanalog
A
Synchro
B
Inverseurs 4, 5, 6
Cap1
Inverseurs 1, 2, 3
D
Alim. Perturb.
Sortie
C
Inverseur 7
Inverseur 8
250x0.8 µm
11x0.8 µm
Cap2
Figure 85 : Schéma complet du capteur à échantillonnage appliqué à la mesure de fluctuation de tension
d’alimentation.
Le front descendant au point D, provenant du signal d’entrée "Synchro", fait basculer le
gros inverseur de charge ce qui entraîne une décharge de courant importante vers le plot de
sortie et donc une forte perturbation de la tension d’alimentation. Avec un léger retard
commandé par "Vanalog", le front montant au point C bloque le transistor d’échantillonnage
PMOS, et, à cet instant précis une valeur de tension de la fluctuation est stockée par la capacité
parasite à l’entrée de l’amplificateur puis exportée vers un plot de sortie de la puce.
Les trois premiers inverseurs servant à redresser le signal "Synchro", on prendra donc des
inverseurs de base des bibliothèques des fondeurs. Les inverseurs 4, 5 et 6 redressant le front
retardé de façon à fournir un front très raide pour couper le PMOS d’échantillonnage, on
choisira donc toujours les tailles de base. Par contre, il faut jouer sur la taille de l’inverseur 7 et,
si nécessaire, rajouter une capacité pour ralentir la "Synchro" afin que le moment où la
perturbation apparaît coïncide parfaitement avec le premier point d’échantillonnage. Il faut donc
mener une campagne de simulations pour déterminer ces tailles. L’inverseur 8 sert de nouveau à
redresser le signal qui provoque la perturbation. Celui-ci doit être le plus abrupt possible pour
exacerber le phénomène.
104
∆Τ2
∆Τ1
∆Τ3
∆Τ4
V
Synchro
Front C
Fluctuation
Echantillonnage
Temps
V
Fluctuation
reconstruite
Temps
Figure 86 : Chronogramme représentant le fonctionnement du système de mesure.
A chaque front montant du signal "Synchro", la même fluctuation d’alimentation apparaît
(figure 86). A chaque itération, on décale la commande d’échantillonnage par le biais de la
tension externe "Vanalog" . On prélève ainsi plusieurs points de l’onde à mesurer.
Pour reconstituer le signal on utilisera, d’une part la loi donnant le retard en fonction de
"Vanalog" (1) et d’autre part le potentiel mesuré pour chaque valeur de "Vanalog" (2). On pourra
ainsi tracer la tension en fonction du temps en tenant compte du retard entre chaque valeur de
potentiel (3) comme l’illustre la figure 87.
Temps (ns)
Vanalog (mV)
Vanalog (mV)
(1)
Perturbation
Potentiel (V)
Retard (ns)
(2)
(3)
Figure 87 : Méthode permettant de reconstruire le signal à partir des données échantillonnées et de la loi de
délai en fonction de "Vanalog" .
La figure 88 présente le "layout" du système de mesure appliqué à la mesure de fluctuation
de tension sur une alimentation. On peut distinguer les différentes parties mises au point
précédemment : La cellule de délai, le transistor qui sert d’échantillonneur, la capacité de
stockage du point mesuré, l’amplificateur monté en suiveur et enfin le "buffer" de grande taille
qui en commutant crée la fluctuation de tension.
105
Cellule de délai
Buffer coupable
Capacité de stockage
MOS d’échantillonnage
AOP suiveur
Figure 88 : "Layout" du système à échantillonnage appliqué à la fluctuation d’alimentation.
4.2.3 Mode opératoire et mise en œuvre du système de mesure
Description du banc de test.
La photographie du banc de test est donnée figure 89. La puce est montée sur un support
DIL40 et connectée aux entrées/sorties logiques et analogiques d’une carte d’acquisition sur PC
décrite en annexe 2, contrôlées par logiciel.
Figure 89: Photographies du banc de test et de la carte d'acquisition utilisés pour la mise en œuvre du système
de mesure.
106
Calibration de l’amplificateur suiveur
La première mesure à effectuer, avant toute chose, consiste à vérifier le bon
fonctionnement de l’amplificateur suiveur. Pour cela, on fait varier la tension d'entrée connectée
à la sonde "Alim Perturb" de 0 à 10 Volt par pas de 0.1 Volt et, à chaque étape, on mesure la
sortie de l’AOP (figure 90). La synchronisation restera toujours à 0 Volt de façon à laisser la
porte de transmission passante en permanence afin d’étudier uniquement la transmission à
travers l’AOP. La tension "Vanalog" n’aura donc plus d’influence.
Alimentation de l’AOP : 7V
Synchro : 0V
Tension
mesurée
10 V
VIN = 0V
Mesure
VIN = VIN + 0.1V
NON
Tension
d’entrée
VIN > 10 V
OUI
STOP
Protocole de mesure
10 V
Caractéristique de l’amplificateur monté en suiveur.
Figure 90 : Caractéristique de l’AOP monté en suiveur.
L’amplificateur suiveur doit pouvoir suivre parfaitement sa tension d’entrée, en particulier
autour de la tension d’alimentation VDD, afin de restituer correctement la fluctuation
d’alimentation. Dans le cas présent, pour la technologie ES2 0.7 µm, la tension d’alimentation du
circuit est de 5V et l’on souhaite que l’AOP suive correctement entre 3 et 6.5V. Pour cela, nous
devons alimenter l’AOP séparément du reste du circuit à une tension de 7V.
107
Calibration de l’offset général du capteur
La deuxième mesure à effectuer consiste à caractériser l’offset général du capteur afin de
rectifier la légère variation d’amplitude présente sur toutes les mesures. On fait varier la tension
d'entrée connectée à la sonde de 0 à 5 Volt par pas de 0.1 Volt et on mesure la sortie de l’AOP. En
envoyant le top de "Synchro" à chaque étape, on caractérise l’offset général du capteur dû à la
perturbation du front montant de la commande d’échantillonnage sur l’entrée V+ de l’AOP par
couplage capacitif (CGD et CGS) et à l’offset généré par l’AOP lui-même. La tension "Vanalog" est
fixée à 0V et ne joue aucun rôle dans cette étude. La figure 91, explique le type de loi que l’on
attend entre la tension à mesurer et la tension réellement mesurée pour différentes valeurs
entre 0 et 5 Volts. L’offset attendu est nul au voisinage de VDD/2 mais de l’ordre de -250 mV en A
et +250 mV en B au vu des simulations.
Alimentation de l’AOP : 7V
Tension
mesurée
VIN = 0V
5V
Top Synchro
Mesure
B
VIN = VIN + 0.1V
A
NON
Tension
d’entrée
VIN > 5 V
OUI
5V
STOP
Protocole de mesure
Caractérisation de l’offset général du système de mesure.
Figure 91 : Type de loi de caractérisation de l’offset général du capteur.
Calibration de la loi de délai en fonction de "Vanalog"
La troisième mesure à effectuer, consiste à caractériser le délai introduit en fonction de la
tension "Vanalog" afin de retrouver la loi temporelle précise du capteur. Pour cela, nous avons
108
conçu un circuit spécifique, simple, permettant de fournir cette loi. Ce circuit, détaillé figure 92,
est un oscillateur en anneau, constitué d’un nombre pair d’inverseurs, d’une porte NAND
d’activation et du transistor PMOS qui sert de cellule de délai pour le capteur de mesure.
Vanalog
A
B
On
F/64
Figure 92 : Principe du circuit de calibration du délai en fonction de "Vanalog" .
T = 2 tinv + tdelR + tdelF
T
tinv : délai dû à la commutation des inverseurs.
tdel : délai introduit par la cellule mise en place.
(tdelR : front montant, tdelF : front descendant.
A
B
Or seul tdelF varie avec Vanalog !
tdelR
tinv
tdelF
tinv
Figure 93 : Chronogramme présentant le fonctionnement du système de calibrage temporel.
Le chronogramme de la figure 93 permet de comprendre comment est calculé le délai en
fonction de "Vanalog" à partir des mesures réalisées avec le circuit de calibration ci-dessus. Pour
chaque "Vanalog", la période d’oscillation T varie à cause du délai tdelF introduit par la cellule de
délai. Par contre, le retard dû à la commutation des inverseurs reste toujours égal à lui-même
ainsi que le délai tdelR d’un front montant. On peut alors calibrer simplement notre cellule de
délai : il suffit de retrancher le délai par défaut (pour "Vanalog"=0V) à tous les autres délais. On
élimine ainsi la partie du retard due aux inverseurs et à tdelR.
109
4.2.4 Correction à apporter
Grâce aux différentes calibrations menées, on peut traiter par informatique les données
échantillonnées par le capteur. La première étape consiste à reconstituer la fluctuation dans le
domaine temporel. Il faut donc réaliser une approximation mathématique de la loi de délai en
fonction de "Vanalog" et l’appliquer aux différents points mesurés. La loi qui régit la cellule de
délai de l’échantillonneur est optimisée par la méthode des moindres carrés, ce qui permet de la
modéliser par un polynôme de degré élevé et de réduire l'erreur de modélisation temporelle à
environ 10ps. La deuxième étape consiste à rectifier l’offset en amplitude de la même façon que
précédemment.
4.2.5 Résultats d’échantillonnage en 0.7µm.
Deux lignes d’alimentation de tailles différentes ont été implantées en métal 1 en utilisant
la technologie ATMEL ES2 0.7µm afin d’analyser les perturbations en fonction de la longueur
ligne. Un exemple de résultats de mesure est donné figure 94; il fait l’objet de l’article [4-11].
Tension
VDD stable
5
L. courte
Limite
d’observabilité
4.5
4
L. longue
Temps (ns)
0
5
10
15
20
Figure 94 : Mesure de la fluctuation de tension sur deux lignes, obtenue avec le système à échantillonnage.
La mesure notée "VDD Stable" échantillonne la tension sur le plot d’alimentation. Elle
semble indiquer que l’alimentation externe est stable au moins pendant les 10 premières
nanosecondes. En effet, la fenêtre d’observabilité étant limitée à une dizaine de nanosecondes, il
est impossible de savoir si une fluctuation est présente sur le plot d’entrée un peu plus tard.
Cette mesure est supérieure à la tension d’alimentation appliquée, cela est dû à l’offset introduit
par le système de mesure. D’après les mesures notées "Ligne courte" (ligne d’alimentation de
1000 µm de long et de 2.8 µm de large ) et "Ligne longue" (ligne d’alimentation de 6000 µm de
long et de 3.2 µm de large ), la perte de tension observée à t=5ns semble provenir d’un effet
110
résistif, bien que la limite d’observabilité empêche de caractériser une éventuelle fluctuation
inductive. Les résultats obtenus montrent que, lorsque la ligne d’alimentation est longue et que
de forts courants sont consommés, la fluctuation de tension peut être importante. Nous avons
mesuré un pic de tension correspondant à 20% de la tension d’alimentation pour l’interconnexion
de 6 mm de long.
Les principaux problèmes que nous avons rencontrés lors de la réalisation de ce capteur
sont : le calibrage du délai qui détermine le pas d’échantillonnage, une bande passante non
optimale et un léger offset de la mesure en amplitude et une fenêtre d’observabilité restreinte
(figure 94). De nouvelles versions de cet échantillonneur ont été conçues pour tenter de résoudre
ces problèmes, afin d’optimiser les performances du capteur.
4.2.6 Validation par la mesure sans contact
Afin de vérifier la validité des résultats donnés par le capteur intégré, nous avons utilisé
un système de test professionnel. L’IDS mesure aussi des tensions par échantillonnage en
dirigeant un faisceau d’électrons sous vide sur la piste métallique et en mesurant le nombre
d’électrons réfléchis. La mesure IDS nous donne un pic de tension de 800 mV d’une durée de 4
ns. Ces résultats se rapprochent de ceux donnés par le capteur à échantillonnage développé cidessus. On note une oscillation basse fréquence après le pic de perte de tension qui laisse
présager une fluctuation de tension du boîtier de l’ordre d’une centaine de MHz.
Volt
5
4
5
10
15 20
Temps (ns)
Figure 95 : Mesure IDS de la perturbation sur la ligne longue ( 6 mm )
Le signal de la figure 95 étant pourtant filtré, on remarque la présence de bruits de
mesure
importants
limitant
les
possibilités
d’interprétation.
L’IDS
a
un
111
inconvénient supplémentaire : on doit trouver un compromis entre la précision en amplitude et
la précision temporelle.
4.3 – Conclusion
Le système réalisé pour la mesure de fluctuation de tension sur une alimentation donne
des résultats encourageants, malgré une fenêtre d’observabilité réduite, une loi de délai de type
exponentielle et un offset de mesure non négligeable. Les simulations SPICE niveau 3 estiment
la bande passante proche de 2 GHz en 0.8µm. Il s’agit maintenant d’optimiser les différentes
cellules de notre système afin de le rendre plus performant, de l’adapter à plusieurs types de
mesure et d’améliorer ses performances pour l’implémenter dans des technologies plus
agressives telles que la 0.35 µm ou la 0.25 µm.
Pour cette première mise en œuvre du système de mesure, nous avons utilisé une carte de
génération de tension et de mesure sur PC de bonne résolution (1mV) qui présente cependant
l’inconvénient de ramener sur le banc de mesure du bruit dû au PC. Le circuit imprimé sur
lequel est connecté notre puce, a été conçu de façon modulaire; il permet, par un jeu de "strap",
d’effectuer plusieurs types de mesures sur différentes puces. L’inconvénient majeur de ce
système réside dans la présence de multiples chemins inductifs. Les puces sont montées sur des
anciens modèles de boîtiers de type DIL dont les connecteurs sont relativement inductifs. On
cherchera par la suite à réaliser un circuit imprimé spécifique et à utiliser un boîtier plus
performant et moins inductif.
112
[4-1]
M. Dupire "Extraction de paramètres SPICE sur circuit ASIC, Etude du modèle BSIM3, Application
au circuit ASIC préamplificateur d’IASI ." Mémoire de passage Cadre, CNES, 1998.
[4-2]
Digital Sampling Oscilloscope, New 11801C, Measurement products catalog, Tektronix, 1998/1999.
[4-3]
F.Marc, "Test par faisceau d’électron : principes" , Ecole européenne sur le test sans contact, CNES,
1997.
[4-4]
F. Moll, M. Roca, A. Rubio "Measurement of crosstalk induced delay errors in integrated circuits" ,
Electronics Letters, sept 97, Vol. 33, n°19.
[4-5]
Sicard E., Habilitation à diriger les recherches, INSA de Toulouse, novembre 1998
[4-6]
J.Y. Fourniols "Contribution à l’étude des problèmes de compatibilité électromagnétique dans les
systèmes micro-électroniques submicroniques." Thèse de doctorat soutenue en Janvier 1996 à l’INSA
de Toulouse.
[4-7]
"VDE UK 767.14 - EME measurement of integrated circuits DC to 1 GHz" , Germany, May 94.
[4-8]
M. Lubinau, E. Sicard "La mesure CEM sur COMPOSANT : état de l’art." , CEM Brest 98.
[4-9]
P. Larson,. Svensson "Measuring high bandwidth signal in CMOS circuits" , Electronics Letters,
sept 93, Vol. 29, n°20, pp1761-1762.
[4-10]
S. Delmas "Développement de capteurs de mesures de phénomènes parasites dans les systèmes
intégrés" Colloque CAO, Villard de Lans, Janvier 1997.
[4-11]
S. Delmas, E. Sicard, M. Roca "Measurement of parasitic effects in CMOS integrated circuits using
sampling sensors" ICEMI conference, Pekin, October 1997.
113
Chapitre 5 : Mesure de l’intégrité du signal en submicronique
114
C
CH
HA
AP
PIIT
TR
RE
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5 :: M
MEESSUUR
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EN
NS
SU
UB
BM
MIIC
CR
RO
ON
NIIQ
QU
UE
E
La première version du capteur permettait de mesurer des signaux fluctuant autour de la
tension d’alimentation. Nous mettons au point dans ce chapitre un système de mesure adaptable
à différents types de perturbations telles que les bruits de couplage diaphonique, les délais induit
par couplage et les retards de propagation le long d'une interconnexion. Chaque brique de base
de notre échantillonneur est optimisée en vue d'une implémentation en technologie
submicronique, la 0.35 µm de ST-Microelectronics. Les résultats de mesure obtenus dans cette
technologie ainsi qu'en technologie 0.7 µm sont reportés en fin de chapitre.
5.1 – Optimisation de l’échantillonneur
5.1.1 Introduction
En partant du schéma de principe (figure 96) du capteur à échantillonnage développé
précédemment pour la mesure de fluctuation d’alimentation, nous avons mené une campagne de
simulation afin d’améliorer ses performances. L’échantillonneur actuel fonctionne de la manière
suivante : le front montant du signal de synchronisation provoque la fluctuation à mesurer qui
est échantillonnée, après un certain délai contrôlé par "Vanalog", et transférée vers un plot de
sortie au travers d’un amplificateur suiveur [5-1].
Vanalog
Cellule de
Délai
Synchro
Phénomène
à mesurer
Echantillonnage
Amplificateur
suiveur
+
-
Donnée
échantillonnée
Figure 96: Principe général de fonctionnement du capteur à échantillonnage.
115
On souhaite maintenant adapter notre système de mesure aux divers phénomènes
parasites qui peuvent perturber l’intégrité du signal. Il convient donc de caractériser le plus
précisément possible les délais de commutation, les phénomènes divers dus aux couplages
diaphoniques, les fluctuations d’alimentation, etc.…
5.1.2 La cellule d’échantillonnage :
La première version du capteur permettait de mesurer des signaux fluctuant autour de la
tension d’alimentation, c’est pourquoi nous avons utilisé un transistor PMOS en guise
d’échantillonneur bloqueur. Afin d’adapter notre système à la mesure de n’importe quel potentiel
entre VSS et VDD, il est nécessaire d’utiliser une porte de transmission composée d’un transistor
PMOS (passant les tensions élevées) et d’un transistor NMOS (passant les tensions basses).
Il s’agit alors maintenant de réduire l’offset élevé de notre système sans compromettre la
bande passante afin de ne pas trop altérer la qualité du signal échantillonné. Ces deux
principales caractéristiques sont fortement liées à la résistance de passage RON de la porte de
transmission et aux capacités parasites environnantes.
En dynamique, on peut répertorier les capacités parasites suivantes (figure 97):
• Capacités Grille/Source et Grille/Drain des transistors PMOS et NMOS
• Capacité parasite de la sonde qui recueille le signal à échantillonner
• Capacité parasite de l’interconnexion menant à l’AOP
CGS
CGD
AOP
Sonde
Csonde
CGS
CGD
CLoad
Figure 97 : Capacités parasites mises en cause au moment de l’échantillonnage.
116
Optimisation de l’offset :
a) Capacités parasites CGD.
Lorsque les transistors se bloquent, les capacités parasites CGD chargent légèrement le
point d’entrée de l’amplificateur qui est flottant à cet instant précis, et provoquent un offset
positif ou négatif. Celui-ci est alors gênant car il modifie la mesure (Figure 98). Cet offset est
largement dépendant du rapport des capacités CGD du PMOS et du NMOS, l’une tirant le nœud
flottant vers VDD et l’autre vers VSS.
5V
OFFSET
CGD
Sonde
CGD
Figure 98 : Nœud d’entrée de l’AOP chargé par les capacités grille/drain des transistors de la porte de
transmission
Une première solution consiste à égaliser les capacités grille/source CGS et grille/drain CGD
des deux transistors MOS. 0n choisira donc le NMOS et le PMOS de taille strictement identique
(figure 99). Ainsi, on espère réduire l’offset par annulation de charges opposées.
Commande P
Commande N
Vers AOP
Layout de la porte de transmission
Schéma de la porte de transmission
Figure 99 : Porte de transmission optimisée.
Il faut cependant que les deux transistors commutent simultanément afin que les capacités
CGD prennent la même valeur au même moment. Pour compenser le retard de commutation du
117
PMOS par rapport à un NMOS de même taille, une possibilité est de faire commuter le PMOS
avant le NMOS (figure 100).
Commande P
AOP
Sonde
Commande N
Figure 100 : Schéma de configuration de la porte de transmission.
b) Capacité de charge CLOAD :
Afin de réduire cet offset, on peut tenter d’inhiber partiellement l’effet des capacités CGD en
jouant sur la capacité CLOAD en sortie de la porte de transmission. Celle-ci est constituée des
capacité parasites CJ et CJSW de la porte de transmission, de la capacité de l’interconnexion
vers la masse et de la capacité d’entrée de l’amplificateur qui suit. Plus CLOAD est importante et
plus l’offset diminue (figure 101).
1000
Offset (mV)
100
10
1
0,1
0,01
0,1
1
10
100
1000
10000
C_load (fF)
Figure 101 : Variation de l’offset simulée pour une tension échantillonnée de 0.5V en fonction de la capacité de
charge CLOAD.
Cette dernière ne doit pas être trop élevée car cela ralentirait le capteur et sa bande
passante s’écroulerait. Celle-ci se détermine lorsque la porte de transmission est passante et donc
dépend fortement de la résistance de passage de cette porte et des capacités vers le substrat des
nœuds connectés à la sonde et à l’amplificateur suiveur.
118
Optimisation de la bande passante:
La bande passante de la porte de transmission se détermine lorsque celle-ci est passante
en régime établi. Les capacités CGD et CGS ne sont plus critiques. Par contre, la valeur de la
résistance RON de passage de la porte de transmission et la valeur de CLOAD interviennent dans
l’évaluation de la bande passante. Le filtre RON CLOAD ainsi constitué pose alors un problème de
compromis. Plus CLOAD est important et plus la bande passante sera faible. Il faut donc réduire
CLOAD à sa valeur minimale, limitée par la capacité d’entrée de l’amplificateur qui possède une
valeur intrinsèque minimale (capacité d’entrée du MOS de la paire différentielle). On peut aussi
diminuer RON en minimisant la longueur et augmentant sa largeur du canal des MOS de la porte
de transmission. Ceci a malheureusement pour effet d’augmenter CLOAD et plus globalement la
capacité parasite de la sonde, ce qui risque de modifier le signal à mesurer. L’amélioration de la
bande passante vient alors à l’encontre de celle de l’offset.
Compromis bande passante/offset :
Avec l’évolution technologique vers les petites dimensions, les signaux véhiculés dans les
circuits intégrés ainsi que les phénomènes parasites associés sont de plus en plus rapides. Il est
donc primordial d’adapter notre système de mesure afin d’être capable d’échantillonner un signal
ayant une fréquence supérieure au GHz. De plus, la démarche préliminaire avant toutes
mesures, consiste à caractériser expérimentalement l’offset afin de corriger l’erreur de mesure
par informatique. Nous choisissons donc de favoriser la bande passante au détriment de l'offset.
En technologie submicronique, 0.35 µm, nous avons obtenu par simulation, en utilisant le modèle
MM9, une bande passante de l’ordre de 12 GHz.
5.1.3 La cellule de délai :
La plage de variation du délai doit être mieux adaptée au phénomène à mesurer et la loi de
délai doit être si possible linéaire. La cellule à mettre au point doit allier performance et
simplicité. Nous rajoutons à la cellule de délai un transistor NMOS en guise de source de courant
vers la masse (figure 102), de façon à contrôler le retard de commutation avec deux tensions
analogiques "Vanalog" et "Vplage" . La source de courant doit décharger la capacité parasite Ci
en sortie de la cellule de délai, en un temps adapté à notre mesure. Plus le rapport W/L des
tailles du NMOS de la cellule de délai est petit et plus la décharge de Ci sera lente. La plage
temporelle de la plupart des signaux que l’on désire observer étant de l’ordre de quelques
nanosecondes, nous choisissons pour une technologie 0.35 µm un transistor NMOS de taille W=
0.8 µm et L= 2 µm, pour la cellule de délai.
119
Vanalog
Vers porte de
transmission
Synchro
Ci
Vplage
Cellule de délai
Figure 102 : Nouvelle cellule de délai contrôlée par deux tensions analogiques
Le contrôle analogique par "Vplage" permet d’adapter la fenêtre d’observabilité à la durée
du signal à mesurer (figure 103). Grâce à une tension "Vplage" élevée, on obtient une plage de
temps faible, donc un zoom sur les signaux rapides, et inversement, grâce à une tension "Vplage"
basse, on obtient une plage de temps importante, donc un élargissement de la zone de mesure
pour des signaux lents. Naturellement, la précision de mesure sera meilleure pour une plage de
temps faible. Avec une tension "Vplage" proche de la tension de seuil du transistor NMOS, la
fenêtre d’observabilité peut atteindre les 300 ns en 0.35 µm. Le délai minimum qui sépare deux
points de mesure est calculé d’après l’incertitude sur la contrôle de la tension "Vanalog" , évaluée
à 5 mV. Cette valeur englobe l’imprécision du générateur de tension, du bruit mesuré au niveau
du boîtier, puis des possibles sources de bruit à l’intérieur du circuit lui-même Avec une fenêtre
de 300 ns, l’imprécision temporelle est d’environ 1 ns alors qu’avec une fenêtre temporelle de 0.5
ns elle est 1.6 ps.
300
40
35
250
Vplage = 0.7 V
30
Délai (ns)
Délai (ns)
200
25
20
15
Vplage = 0.6 V
150
100
Vplage = 0.8 V
10
50
Vplage = 1.0 V
5
Vplage = 1.2 V
0
0
0
0
0,5
1
1,5
2
Vanalog (V)
Différentes plages de mesure entre 0 et 40 ns
2,5
0,5
1
1,5
2
2,5
Vanalog (V)
Fenêtre de mesure maximale (250 ns)
Figure 103 : Dépendance du délai avec "Vanalog" pour différents "Vplage" (simulation avec MM9 en 0.35µm).
120
5.1.4 Le système de sonde :
Pour caractériser la propagation d’un signal en début et fin de ligne, nous avons conçu un
système à double sondes (figure 104), au lieu de dupliquer l’échantillonneur entier, afin de
minimiser la surface silicium destinée à notre échantillonneur. Ainsi pour la mesure de
propagation du signal sur une interconnexion relativement longue, deux points de mesure sont
nécessaires : un point en début de ligne et un en fin de ligne.
AOP
Sélection
Sonde 1
"Layout" du système à double sondes
Sonde 2
Schéma du système à double sondes
Figure 104 : Schéma de l’échantillonneur à double sondes.
Notre système ne permet cependant pas d’effectuer ces deux mesures au même moment. Il
faut alors relancer la procédure d’échantillonnage en changeant la sélection pour désactiver une
sonde et activer l’autre.
5.1.5 L’amplificateur opérationnel :
Etant donné la non linéarité de l’amplificateur opérationnel que nous avons utilisé pour la
première version du capteur, nous avons choisi de le remplacer entièrement par un nouvel
amplificateur (figure 105) développé par Miquel ROCA de l’Université des îles Baléares et dont
les caractéristiques expérimentales nous convenaient assez bien.
121
Figure 105 : Schéma de l’amplificateur utilisé pour le nouveau capteur.
Nous avons cependant modifié le circuit de polarisation pour optimiser le compromis
consommation/vitesse à nos besoins et réduit la capacité de compensation au minimum tout en
gardant une certaine marge vis à vis d’un comportement instable. Enfin, différentes précautions
de dessin ont été prises pour favoriser l’appariement des paires différentielles et miroirs de
courant.
Figure 106 : "Layout" et caractéristiques simulées du nouvel amplificateur opérationnel monté en suiveur.
Comme on peut le voir sur les simulations de la figure 106, la capacité de compensation de
l’amplificateur limite les oscillations et assure la stabilité de la sortie. Etant donné que
l’acquisition se fait 1µs après l’échantillonnage, le signal a largement le temps de se stabiliser.
122
5.1.6 Echantillonneur complet :
Sur le schéma de la figure 107, on a assemblé toutes les parties étudiées précédemment
afin de réaliser l’échantillonneur complet. Les tailles de tous les éléments critiques sont
reportées sur le schéma.
Alim AOP
Vanalog
3.2x0.4 µm
3.8x0.4 µm
0.8x2µm
Vplage
Synchro
AOP
3.8x0.4 µm
Sélection
Sonde 1
Sonde 2
Création du phénomène à mesurer
Figure 107 : Schéma complet du capteur avec la taille des transistors critiques
La figure 108 représente le "layout" du système à échantillonnage tel qu’il a été
implémenté sur la puce DEEP en 0.35 µm. Le système a été dupliqué sur cette même puce afin
de caractériser les divers phénomènes parasites que l’on peut rencontrer sur un circuit intégré.
En collaboration avec ST-Microelectronics nous avons défini un cahier des charges comprenant
outre l’étude des modèles de MOS, la caractérisation du couplage électromagnétique, de la
propagation
du
signal
et
des
fluctuations
d’alimentation
pour
différentes
longueurs
d’interconnexions.
123
Figure 108 : "Layout" du capteur de mesure en technologie 0.35 µm.
La figure 109 est une photographie de la puce DEEP sur laquelle on peut distinguer les
motifs spécifiques à l’étude des modèles de transistors MOS ainsi que les interconnexions de
niveau métallique différent connectées aux systèmes de mesure.
Figure 109 : Photographie de la puce DEEP réalisée en 0.35 µm par ST Microelectronics.
124
5.2 – Calibration du capteur 0.35 µm.
5.2.1 Description du banc de test
Le banc de test comporte une amélioration majeure par rapport à celui décrit au chapitre
4, avec la conception d'un circuit imprimé haute performance éliminant l'utilisation de fils à
picots non blindés. La carte imprimée possède toutes les connexions nécessaires à la conduite des
différentes expériences, en portant une attention particulière à l'élimination des composantes
inductives des fils et des couplages parasites des tensions analogiques. Pour cela, un routage
avec deux plans d'alimentations et deux plans d'interconnexions inspiré de la norme VDE est
élaboré avec l'utilisation de connecteurs blindés, de pistes écran au couplage et d'optimisation
des longueurs d'interconnexions pour les signaux sensibles ("Synchro", VDD et VSS). Une photo
d'une plaque de test à 4 niveaux d'interconnexions en vue de la caractérisation CEM de la puce
est reportée figure 110.
Figure 110: Photographie d'une carte du banc de test utilisé pour les mesures de la puce DEEP.
Pour éliminer le rôle parasite du support de puce (figure 111-a), le circuit sous test est
directement soudé sur la carte (figure 111-b). Ceci impose la réalisation d'autant de plaques que
de nombre de puces à tester, mais garantit la meilleure qualité de mesure possible.
125
Soudure directe sur le
circuit imprimé
Boîtier inséré
dans le support
Fils à picots
inductifs
Support de puce inductif
Circuit imprimé à 4 couches
(a) Ancien banc de test: La puce se branche sur le support
soudé sur le circuit imprimé du banc de test.
(b) Nouveau banc de test: La puce est directement
soudée au circuit imprimé du banc de test.
Figure 111: Différentes façons de monter la puce sur le circuit imprimé du banc de test.
5.2.2 Vérification des performances de l’AOP
La mesure de la caractéristique statique de l’AOP monté en suiveur peut être réalisée sur
plusieurs motifs. On utilise, soit l’amplificateur suiveur dont les entrées/sorties sont connectées à
des plots de test sous pointes, soit le capteur tourné vers l’extérieur de la puce. En effet, on
implémente sur chaque puce un capteur seul dont les entrées/sorties sont connectés à des plots
externes. Ce motif (figure 112) permet de caractériser le boîtier ou la propagation d’un signal sur
un circuit imprimé, mais aussi de caractériser l’offset général du capteur ainsi que le
fonctionnement de l’AOP.
Alim AOP
Sortie AOP :mesure 1 ou 2
Vanalog
Vplage
Capteur
Sonde 1
Sonde 2
Synchro
Circuit intégré
Rampe de
tension entrante
Circuit
imprimé
Rampe de
tension sortante
Figure 112 : Capteur adapté à la mesure de signal se propageant à l’extérieur de la puce.
La mesure de la caractéristique statique de l’AOP suiveur, donnée figure 113, a été
réalisée avec ce capteur tourné vers l’extérieur. Pour cela, on fixe l’entrée "Synchro" à 0V afin de
laisser la porte de transmission qui sert à échantillonner ouverte. On injecte ensuite sur le plot
126
connecté à la sonde 1 une tension fixe, puis on mesure la sortie de l’AOP. On recommence
l’opération pour plusieurs valeurs d’entrée, et on obtient ainsi la caractéristique souhaitée.
Alim AOP (4.2V)
Sortie AOP
Vanalog (OV)
Capteur
Vplage (0V)
Sonde 1
0 .. 3.5V
Sonde 2
Synchro (0V)
Circuit Intégré
Protocole de mesure.
Mesure de la caractéristique de l’AOP suiveur de 0 à 3.5V.
Figure 113 : Caractéristique mesurée de l’amplificateur suiveur en O.35 µm.
On peut constater que l’amplificateur, alimenté en 4V, suit parfaitement de 0V à 3V. Ceci
confirme donc nos prévisions par simulations.
5.2.3 Calibration de l’offset général du capteur
Afin de calibrer l’offset général de notre système de mesure, on utilise le motif tourné vers
l’extérieur, c’est à dire le capteur dont une sonde est connectée à un plot d’entrée de la puce
(figure 114). On injecte sur ce plot une première tension, 0V par exemple, puis on déclenche
l’échantillonnage. On réitère l’expérience pour de nombreuses valeurs d’entrées comprises entre
0V et 3.5V. On obtient ainsi l’offset généré par le système de mesure, quelle que soit la tension
d’entrée à mesurer. Il suffit alors de rectifier cet offset informatiquement pour chaque nouvelle
expérimentation.
127
Volt
Alim AOP (4.2V)
3.5
Sortie AOP
3
Vanalog (OV)
2.5
Vplage (0V)
Capteur
Sonde 1
2
0 .. 3.5V
1.5
Sonde 2
Synchro
1
0
0.5
1
1.5
2
2.5
3
Volt
Circuit intégré
Protocole de mesure.
Résultat d’échantillonnage de valeurs de 0 à 3.5V.
Figure 114 : Mesure de l’offset pour une plage de tension échantillonnée de 0 à 3.5V.
5.2.4 Calibration de la loi de délai en fonction de "Vanalog" et "Vplage" .
Afin de déterminer les lois de délai en fonction de "Vanalog" pour chaque tension "Vplage" ,
on utilise l’oscillateur en anneau figure 115, pour lequel le retard introduit par la cellule de délai
se traduit par un ralentissement de fréquence mesuré sur le plot "Fréquence de sortie".
Vanalog
9 inverseurs
Enable
Vplage
Cellule de délai
Fréquence
de sortie
Fréquence / 64
Figure 115 : Motif de calibration de la cellule de délai.
128
Les résultats de mesure sont passés en temporel puis ramenés à zéro afin d’obtenir les lois
de délai finales données figure 116.
Deux zones distinctes apparaissent :
•
"Vanalog" compris entre 0 et 0.5V : le délai ne varie quasiment pas
•
"Vanalog" supérieur à 0.5V: le délai est linéaire; il dépend de "Vanalog" et
"Vplage" selon la loi suivante déduite du modèle SPICE niveau1:
F38) Délai = K ⋅ (Vanalog − 0.5) ⋅
1
(Vplage − VTN )2
K est un facteur lié à la technologie. Dans notre cas (0.35 µm), VTN vaut 0.6V et K
vaut environ 0.64 ns.V)
20
Vplage = 0.8 V
18
16
Délai (ns)
14
12
10
8
Vplage = 1.0 V
6
4
Vplage = 1.2 V
2
Vplage = 1.4 V
0
0
0,5
1
1,5
Vanalog (V)
2
2,5
Figure 116 : Loi de délai en fonction de "Vanalog" et "Vplage" mesurée en 0.35 µm.
129
5.3 – Mesure du délai de propagation dans une interconnexion
en 0.35 .µm
Le système d'échantillonnage a été connecté de manière à réaliser deux points de mesure à
deux endroits différents, en début et en fin de ligne, pour évaluer la forme d'un front se
propageant le long de cette interconnexion [5-2]. Le multiplexeur, commandé par le nouveau
signal "sélection" , permet de choisir le point de mesure tout en limitant le nombre de plots
externes nécessaire à cette expérimentation comme le montre la figure 117.
Alim AOP
Vanalog
Vplage
Sortie
capteur
Synchro
Capteur
Sélection
Sonde 1
Sonde 2
W=0.8µm
Longueur totale : 16 mm
Sortie
Figure 117 : Système de mesure de la propagation d’un front le long d’une interconnexion.
La procédure de mesure est réalisée de la façon suivante :
•
On fixe la tension "Vplage" à 1.2V.
•
En polarisant à VDD ou à VSS la tension "SEL", on choisi une des deux sondes.
•
On génère une horloge sur l’entrée "Synchro" qui d’une part provoque le
phénomène à mesurer et d’autre part sert de commande à échantillonnage.
•
On incrémente pas à pas "Vanalog" à chaque front montant de "Synchro" afin de
décaler la commande à échantillonnage dans le temps.
•
Le front montant de commande "PG" du PMOS de la porte de transmission suit
alors le front "Synchro" avec un certain retard et coupe ainsi la porte de
transmission. La dernière valeur présente à la sortie de cette porte sera notre
donnée échantillonnée.
130
La figure 118 représente la simulation de la procédure de mesure. On remarque le
décalage temporel entre le front montant "Synchro" et le front de commande qui coupe la porte
de transmission PG. Ce décalage est d’autant plus important que Vanalog est grand. Chaque
front montant "Synchro" crée une commutation qui se propage d’un bout à l’autre de
l’interconnexion, la sonde 1 étant connectée en début de ligne et la sonde 2 en fin de ligne. Dans
notre cas la tension échantillonnée est celle de la sonde 1. Sur l’entrée "V+" de l’amplificateur
opérationnel on retrouve les différents points de la commutation échantillonnés, notés par une
croix.
Figure 118 : Simulation de la procédure de mesure du phénomène.
L’interconnexion en métal 3, a une longueur de 16 mm pour une épaisseur de 0.8 µm. La
figure 119 donne les résultats de mesure en début et fin de ligne.
131
Tension (V)
3,5
3
2,5
2
1,5
Fin de ligne
D é b u t d e ligne
1
Mesure
Simulation
0,5
0
0
0,5
1
1,5
2
2,5
3
3,5
4
Temps (ns)
Figure 119 : Commutation en début et fin de ligne en technologie 0.35 µm. Comparaison mesure/simulation.
La simulation de la figure 119 a été obtenue en modélisant les transistors MOS avec le
modèle MM9 où le jeux de paramètres a été optimisé grâce à des mesures directes de transistors
isolés, sur la puce elle-même. Le modèle utilisé pour décrire l'interconnexion est ici de type Π [53] (figure 120), avec la capacité de ligne, calculée d'après les données du fondeur, répartie de part
et d'autre de la résistance statique mesurée sur la puce. On note une bonne adéquation entre le
modèle en Π et la mesure, avec cependant un décalage en fin de commutation.
R = 1100Ω
C= 0.6pF
C= 0.6pF
Piste circuit intégré
Figure 120 : Modélisation de la piste véhiculant la commutation de l’expérience précédente.
132
5.4 – Mesure du couplage diaphonique entre deux pistes en
0.35 µm.
Pour la caractérisation du bruit de couplage diaphonique, une longue ligne de métal,
appelée "Victime" , est confinée entre deux autres appelées "Coupable" . Connectées entre elles,
ces lignes créent une configuration semblable à celle d'un bus de connexions, dont deux lignes
commuteraient en même temps de part et d'autre d'une autre ligne. La figure 121 détaille le
circuit d'expérimentation du couplage diaphonique consistant à polariser la victime à la tension
"Vref" , à envoyer le même front de synchronisation sur les coupables ainsi que sur le capteur, et
à faire une mesure sur la ligne victime [5-4] [5-5].
Air
Coupable
Victime
Alim AOP
SIO2
Vanalog
0.8µm 0.8µm
SI
Vplage
Synchro
Coupable
Sortie
capteur
Capteur
Sélection
Sonde 1
Sonde 2
Coupable : 6200µm
Vref
Sortie
coupable
Victime: 6200 µm
Coupable: 6200 µm
Vcontrol
Figure 121 : configuration du capteur pour la mesure du couplage diaphonique.
La proximité entre coupable et victime induit un couplage latéral par effet capacitif, dont
on cherche à mesurer son amplitude et sa durée. Le résultat de la mesure est reporté figure 122,
avec une simulation reposant sur un modèle en Π réparti et un couplage par une capacité
calculée selon les données du fondeur. La prédiction de l'amplitude et de la durée du phénomène,
d’après le schéma de simulation de la figure 123, se révèle assez fidèle à la mesure, avec toutefois
un retour à la tension de référence plus lent en mesure qu'en simulation.
133
Tension (V)
1,2
1
0,8
Mesure
0,6
0,4
Simulation
0,2
0
0
0,5
1
1,5
2
3
2,5
Temps (ns)
Figure 122 : comparaison entre simulation et mesure d’un couplage diaphonique en 0.35 µm.
R = 450Ω
Csub
Cx
Cx
Csub
R = 450Ω
Csub
Cx
Cx
Csub
R = 450Ω
Csub
Csub
Cx= 225fF et Csub= 230fF
Figure 123 : Modélisation des pistes couplées de l’expérience précédente.
Les mesures décrites dans les paragraphes suivants ont été réalisées avec le même
système à échantillonnage, mais dans une technologie différente : ES2 0.7 µm.
134
5.5 – Mesure du délai de commutation induit par couplage
diaphonique en 0.7 µm.
Le système à échantillonnage permet de réaliser la caractérisation du délai lié à la
commutation simultanée d'une victime et d'un coupable. Nous implémentons deux cellules de
délai, contrôlées de l’extérieur de la puce, afin de synchroniser deux commutations de sens
opposé sur deux pistes couplées. La figure 124-a explicite comment un front montant sur la ligne
coupable ralentit un front descendant sur la ligne victime ou accélère un front montant sur cette
même interconnexion. La figure 124-b illustre le système de mesure réalisé concernant le délai
induit par couplage (Cas n°1 de la figure 124-a), implémenté en technologie 0.7µm chez ATMELES2.
Pour cette expérience nous nous sommes placés dans un cas très défavorable (figure 125) :
• Pistes couplées très longues : 6 mm
• Distance entre les pistes minimales : 1.2 µm
• "Buffer" lent en début de victime (NMOS : 5.6x0.8 µm, PMOS : 8x0.8 µm).
• "Buffer" rapide en début de coupable (NMOS : 17.2x0.8 µm, PMOS : 40x0.8 µm).
Vanalog 1
5V
Vplage 1
Front montant
perturbateur
0V
5V
Commutation
Retardée
Cas n°1
Cellule de
délai
+
Synchro
Front descendant
sur la victime
0V
-
5V
Délai induit
Commutation
Accélérée
0V
Cas n°2
Front montant sur
la victime
Donnée
échantillonnée
Cellule de
délai
Victime
Coupable
Vplage 2
Vanalog 2
Figure 124-a : Effet de retard ou d’accélération induit
par couplage
Figure 124-b : Motif permettant la mesure du délai induit
par couplage sur une piste métallique en 0.7 µm
Figure 124 : Configuration de mesure de l'effet du couplage diaphonique au moment d'une commutation.
135
Air
Coupable
SIO2
Victime
Coupable
1.2µm 1.2µm
SI
Coupable : 6000µm
Victime: 6000 µm
Coupable: 6000 µm
Figure 125 : Géométrie des pistes coupables et victime en technologie 0.7 µm.
Nous avons provoqué le couplage diaphonique à des moments différents de la commutation
sur la ligne victime avec un contrôle très précis du décalage temporel, supérieur à 100ps en
0.7µm. Dans les résultats expérimentaux reportés figure 126, on remarque un accroissement très
significatif du délai de commutation (courbes 2,3,4 et 5) par rapport au délai normal de
commutation de la victime (courbe 1). Le résultat de mesure ne comporte pas de filtrage. Le bruit
de mesure non négligeable peut être réduit en moyennant. L'expérimentation permet de
caractériser l'effet de retard, sa dépendance en fonction du décalage temporel, et donc de définir
les longueurs critiques de couplages en fonction de la tolérance de variation du délai. On
constate un décalage temporel entre le moment où l’inverseur qui suit devrait commuter et le
moment où il commute vraiment d’environ 2 ns.
2
3
4
Retard : 2ns
5
1
Figure 126 : Résultat de mesure du délai sur un front de commutation sur la victime en 0.7 µm.
136
Le modèle utilisé pour la simulation de ce phénomène est reporté figure 127. Les valeurs
des résistances et capacités sont extraites à partir des données du fondeur pour la configuration
de lignes précédentes en technologie ES2 0.7 µm.
R = 200Ω
Csub
Cx
Cx
Csub
R = 200Ω
Csub
Cx
Cx
Csub
R = 200Ω
Csub
Csub
Cx= 200fF et Csub= 250fF
Figure 127: Modélisation des pistes couplées de l’expérience précédente.
Nous avons repris et adapté le même motif en technologie ST 0.25 µm. Les pistes ont alors
une longueur L de 2 mm, une largeur W de 0.45 µm et leur espacement est de 0.45 µm. Le
modèle utilisé reste le même, seules les valeurs des résistances et capacités changent : R=600Ω,
CSUB=100fF et CX=225fF. La figure 128 donne les résultats de simulation.
Délai de commutation normal en 0.7 µm : 635 ps
Délai de commutation normal en 0.25 µm : 286 ps
137
Délai
Délai
Délai induit par couplage en 0.7 µm : 3 ns
Délai induit par couplage en 0.25 µm : 3 ns
Figure 128 : Exemple de délai induit par couplage en 0.7 et 0.25 µm.
On peut constater que le délai de commutation en 0.7 µm a été multiplié par 5 pour une
piste de 6 mm et par 10 pour une piste de 2 mm en 0.25µm. Même si ces résultats sont très
pessimistes à cause des configurations extrêmes choisies, le délai induit par couplage devient
l’une des procurations principales des industriels du semi-conducteur qui estiment qu’il ne
devrait pas dépasser 35% d’augmentation [5-6].
Les résultats concernant le délai induit par couplage font l’objet d’un article dans la revue
IEEE transaction on Electromagnetic copmpatibility [5-7].
5.6 – Mesure de perturbations sur une ligne d’alimentation en
0.7µm
Un commutateur de type "buffer" CMOS est utilisé comme générateur d'un pic de courant
important sur sa ligne d'alimentation en métal 1, d’une longueur de 6000 µm et d’une largeur de
1.6 µm. Nous cherchons à mesurer l'amplitude du bruit lié à la fluctuation induite par la
circulation du courant, essentiellement par effet de perte inductive au niveau des fils de
"bonding" et des impédances du boîtier.
138
Alimentation (Volt)
5,6
5,4
5,2
5
4,8
4,6
Mesuré
Simulé
4,4
4,2
4
0
5
10
15
20
25
30
Temps (ns)
Motif de caractérisation de fluctuations d’alimentation
(0.7µm)
Comparaison simulation/mesure de la fluctuation
d’alimentation (0.7µm)
Figure 129 : Mesure d’une fluctuations de tension sur une alimentation
Les résultats obtenus figure 129 montrent une chute de tension d’environ 600mV d’une
durée de 3 ns, suivie d’une oscillation amortie à 150 MHz. La figure 130 propose une
modélisation du système incluant le modèle de la piste de circuit intégré ainsi que du boîtier et
des éléments externes (PCB, câbles …) qui confirme la mesure [5-8]. Cette technique permet
donc de visualiser, avec une bonne précision, la fluctuation de l'alimentation interne de la puce,
que d'autres méthodes telles que la norme VDE ne permettent d'obtenir que partiellement, en
fréquentiel, et une fois la fluctuation transmise au travers du boîtier.
Lext= 200nH
R = 300Ω L = 1nH
CL= 0.5pF
Cext= 0.5pF
CL= 0.5pF
CPlot= 1pF
Boîtier, PCB, fils
Piste circuit intégré
Figure 130 : Modélisation de l’alimentation perturbée de l’expérience précédente.
139
5.7 – Conclusion
Dans ce chapitre, nous avons mis au point un système de mesure adaptable à la
caractérisation de nombreux phénomènes parasites dans les circuits intégrés. Notre attention
s’est portée sur le problème de non linéarité de la loi de délai et la bande passante du système. Le
nouveau système de mesure a donc été implémenté en technologie 0.35 µm avec succès. Les
résultats de mesure concernant les bruits de couplage, les délais de propagation et les
fluctuations d’alimentation sont exploités pour la mise au point de modèles d’interconnexion en
technologie submicronique et font l’objet d’une proposition d’article en partenariat avec STMicroelectronics dans la revue REE [5-9].
Il s’agit maintenant, avec le recul et l’expérience acquise lors de la réalisation des circuits
intégrés précédents, de mettre au point un système plus performant et adaptable à différents
types de mesures dans diverses technologies, afin d’organiser son transfert industriel.
140
[5-1]
S. Delmas, E. Sicard, "Sampling techniques applied to the caracterization of signal propagation in
sub-micron technology" .IEEE Workshop on Signal Propagation On Interconnects, Travemünde
(germany), May 1997.
[5-2]
F. Caignet, S. Delmas, E. Sicard "Measurement of Signal Commutation on Deep Sub-micron
Interconnect." Workshop on Signal Propagation On Interconnects, Travemünde ( Germany ), May
1998.
[5-3]
E. Vanier, "Caractérisation et Optimisation Temporelle des interconnexions dans les circuits
Submicroniques CMOS." Thèse soutenue le 29 septembre 1998.
[5-4]
E. Sicard, M. Roca, F. Caignet, S. Delmas, J.Y. Fourniols "Computer aided prediction of crosstalk
effects in CMOS integrated circuits" EMC conference, Zurich, March 1997.
[5-5]
E. Sicard, M. Roca, F. Caignet, S. Delmas, J.Y. Fourniols "Prediction and Measurement of Crosstalk
Effects in Sub-micron CMOS Integrated Circuits" RADECS’97 conference, Cannes, September 1997.
[5-6]
ST-Microelectronics, "Crosstalk on HCMOS 7” Version 1.2, August 13, 1997.
[5-7]
S. Delmas, E. Sicard, F. Caignet "A Novel technique for the dynamic measurements of crosstalk
induced delay in CMOS integrated Circuits" Accepted in IEEE Trans. on
Electromagnetic
Compatibility.
[5-8]
S. Delmas, F. Caignet, E. Sicard "A test-vehicle for characterization of sub-micron transistors and
interconnects." ICCDCS conference, Venezuela, February 1998.
[5-9]
S. Delmas, E. Sicard, F. Caignet "Mesure de phénomènes parasites haute fréquence dans les circuits
intégrés par échantillonnage." Soumis dans la Revue de l'électricité et de l'électronique (REE).
141
Chapitre 6 : Mesure de l’intégrité du signal en submicronique profond
142
C
CH
HA
AP
PIIT
TR
RE
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EL
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LE
EN
NS
SU
UB
BM
MIIC
CR
RO
ON
NIIQ
QU
UE
EP
PR
RO
OF
FO
ON
ND
D..
Afin de répondre aux spécifications données par les fondeurs, un grand nombre de
mesures, dans des configurations d’interconnexions très différentes, doivent être réalisées en
technologie 0.25 µm. Nous exposons dans ce chapitre une nouvelle version de notre système à
échantillonnage, plus performante, permettant de réaliser plusieurs mesures au même moment
sur un motif d'interconnexions plus complexe. L'ensemble est implémenté en technologie
submicronique profonde (0.25 µm chez ST-Microelectronics). Nous exposons enfin nos objectifs
quant au devenir de ce système de mesure et notre expérience de transfert industriel.
6.1 – Nouveau concept pour une caractérisation unique.
Afin de répondre aux spécifications données par les fondeurs, un grand nombre de
mesures, dans des configurations d’interconnexions très différentes, doivent être réalisées en
technologie 0.25 µm. Dupliquer notre capteur plusieurs dizaines de fois en le réadaptant à
chaque configuration représenterait un long travail de "design" et exigerait l’utilisation d’un
nombre très important de plots d’entrée/sortie de la puce. C’est pour pallier ce problème que nous
devons imaginer un système unique, multi-sonde et adaptable à tout type de mesure concernant
l’intégrité de signal.
Avant de réaliser ce nouveau système, une campagne de simulations en technologie O.25
µm est nécessaire pour améliorer et optimiser les performances des cellules-clés du capteur : la
cellule de délai, la cellule d’échantillonnage et l’AOP. Toutes les simulations sont réalisées en
utilisant le modèle MM9, indispensable pour une technologie submicronique profonde.
6.1.1 La cellule de délai :
La loi qui régit la cellule de délai doit être rendue la plus linéaire possible en fonction de la
tension de contrôle "Vanalog" , de façon à faciliter l’utilisation et la mise en œuvre du capteur de
mesure. On cherche donc à améliorer la conception de la cellule sans toutefois la compliquer, ni
compromettre sa portabilité.
143
Les simulations de la figure 132 permettant de comparer le fonctionnement de la cellule de
délai proposée pour différents "Vplage" et "Vanalog" , ont été réalisées à partir du schéma de la
figure 131.
Vanalog
Seuil de commutation: VC
V1
VDélai
Inv1
Inv Out
Inv2
Vplage
Cellule de délai
Figure 131: Schéma du dispositif utilisé pour l’étude de la loi de délai.
Tension (V)
2.5
Tension (V)
2.5
VDélai
VDélai
2.5
2.5
InvOut
InvOut
0
1
2
3
4
Temps (ns)
0
(a) : "Vanalog" = 0V , "Vplage" = 0.8 V
1
2
3
4
Temps (ns)
4
Temps (ns)
(b) : "Vanalog" = 1.2V , "Vplage" = 0.8 V
Tension (V)
2.5
Tension (V)
2.5
VDélai
VDélai
2.5
2.5
InvOut
InvOut
0
1
2
3
4
Temps (ns)
0
(c) : "Vanalog" = 0 , "Vplage" = 1.2
1
2
3
(d) : "Vanalog" = 1.2 , "Vplage" = 1.2
Figure 132 : Simulations du front traversant la cellule de délai et de la commutation de l’inverseur qui suit,
pour différentes tensions "Vplage" et "Vanalog" .
144
Soit "Vc" le point de commutation de l’inverseur 2 qui suit la cellule de délai (figure 131).
Soit "V1", un front descendant et "VDélai" la tension du nœud d’entrée de l’inverseur2. Soit
"InvOut" la sortie de l’inverseur 2. La simulation (a) montre qu’à "Vanalog" =0V, il existe deux
zones de fonctionnement : l’une de type exponentielle décroissante jusqu’à "Vanalog" +"|VTP|",
principalement provoquée par le transistor PMOS, l’autre de type linéaire provoquée par le
transistor NMOS commandé par "Vplage" . Pour avoir une loi linéaire sur la totalité de
"Vanalog" . Il faut donc avoir "Vc" au moins inférieur à "|VTP|". Cette condition implique un
dimensionnement très particulier de l’inverseur 2.
Sur la figure (b), l’augmentation de "Vanalog" grand se traduit par une translation vers le
haut de la zone linéaire. Le point fixe VC sera donc atteint d’autant plus tard que "Vanalog" est
élevé. On comprend donc ici la dépendance linéaire du délai avec "Vanalog" . L’effet de "Vplage"
est illustré en (c) et (d) avec une pente en zone linéaire plus abrupte qu’en (a) et (b).
Nous proposons ci-après un modèle simple de notre cellule de délai :
En ce qui concerne le transistor PMOS, sa grille est commandée par "Vanalog" et varie
entre 0 et 1.5 V, le potentiel du drain suit avec un léger retard le potentiel de la source, ce qui
entraîne une tension VDS faible. Le transistor travaille donc dans son domaine linéaire comme le
montre la figure 133. On peut alors le modéliser par une résistance RON=VDS/IDS.
Figure 133 : Zone de fonctionnement du PMOS sur sa caractéristique IDS fonction de VDS.
En ce qui concerne le transistor NMOS, sa grille est commandée par la tension "Vplage"
qui reste fixe et souvent de l’ordre de 1V, sa source est connectée à la masse et son drain au
drain du PMOS. VGS est donc constant et VDS varie entre VDD et VSS. Sur la caractéristique IDS
fonction de VDS, figure 134, on constate que pour VGS fixe de l’ordre de 1V, le courant IDS reste
145
quasiment constant quel que soit VDS. Nous appellerons ce courant I0. On peut donc modéliser ce
transistor par un générateur de courant vers la masse débitant un courant constant I0.
Figure 134 : Zone de fonctionnement du NMOS sur sa caractéristique IDS fonction de VDS.
Le schéma de la figure 135 présente les éléments de modélisation de la cellule de délai
compte tenu des considérations précédentes.
RON
I0
C
Figure 135 : Modélisation de la cellule de délai.
L’inverseur qui suit la cellule de délai est un élément clé du dispositif de part l’influence de
son seuil de commutation Vc. Afin de satisfaire le critère empirique Vc≤|VTP| déduit de la figure
132-a, nous cherchons le bon rapport Wn/Wp des tailles de transistor de l’inverseur 2 en nous
basant sur l’équation F39) et F40).
VC =
F39)
146
VDD − VTP + VTN ⋅ X
1+ X
X=
K N W N LP
K PW P L N
En technologie 0.25 µm
KN
= 2.75 . Nous garderons la même longueur de canal pour les
KP
deux transistors LP = LN= 0.3 µm. On prendra pour satisfaire le critère Vc≤|VTP|, Vc=|VTP|,.
Ceci donne :
X = 2.75 ⋅
WN
WP
ce qui donne
et VTP =
X =
VDD − VTP + VTN ⋅ X
V DD − 2 VTP
VTP − VTN
1+ X
= 2.75 ⋅
WN
WP
Or en 0.25 µm VTN ≅|VTP|≅ 0.5V ; le calcul est alors impossible.
Cette formule qui constitue une approximation du 1er ordre de la dépendance de VC avec le
rapport WN/WP n’est donc pas applicable dans une zone ou VC est très proche de la tension de
seuil. Cette formule suppose VTN et VTP indépendant de WP et WN, ce qui constitue une limitation
majeure, car cette dépendance est non négligeable.
On se base donc sur des simulations qui intègrent les effets secondaires grâce à la
complexité du modèle utilisé. Nous changeons donc le rapport de taille des deux transistors
NMOS et PMOS de l’inverseur et nous simulons avec le modèle MM9, la loi de délai en fonction
de "Vanalog" en fixant "Vplage" à 1.2 Volt pour différents rapports Wn/Wp des transistors
composant l’inverseur. Les résultats de simulation sont donnés figure 136.
16
14
Wn/Wp=0,5
Wn/Wp=1
Wn/Wp=5
Wn/Wp=10
Wn/Wp=20
Délai (ns)
12
10
8
6
4
2
0
0
0,2
0,4
0,6
0,8
Vanalog (V)
1
1,2
1,4
1,6
Figure 136 : Simulation de la loi de délai en fonction de "Vanalog" pour différents rapports Wn/Wp des
transistors de l’inverseur de la cellule de délai.
147
La loi correspondant au rapport Wn/Wp=10, semble la plus linéaire de toutes, tout en
gardant un rapport de taille réaliste et facilement réalisable sur silicium. Ce rapport correspond
à un seuil de commutation très bas, de l’ordre de 0.56 Volt au lieu de 1.25 Volt (VDD/2) pour un
inverseur équilibré en 0.25 µm.
La nouvelle cellule de délai comporte désormais un inverseur spécifique, dont le rapport de
taille Wn/Wp est égal à 10 (figure 137). La loi de délai est désormais linéaire sur une plage de
tension "Vanalog" variant de 0.1V à 1.4V.
Vanalog
Wp=2µm
L=0.25µm
S
Vers porte de
transmission
Wp=1.5µm
D
D
Synchro
Wn=15µm
Wn=0.5µm S
L=1.25µm
Vplage
Cellule de délai
Figure 137 : Nouvelle cellule de délai en technologie 0.25 µm
Afin de vérifier l’amélioration de la linéarité des lois de délai quel que soit "Vplage" , nous
simulons la nouvelle cellule de délai avec le modèle MM9 (figure 138).
350
50
Vplage=0.55V
Vplage=0.7V
45
300
40
250
Vplage=0.75
V
30
25
Délai (ns)
Délai (ns)
35
Vplage=0.8V
20
200
Vplage=0.6V
150
100
15
10
Vplage=1.0V
Vplage=0.65V
50
5
Vplage=1.5V
0
0
0
0,5
1
Vanalog (V)
1,5
"Vplage" > 0.7 V : Zoom sur les phénomènes rapides
2
0
0,5
1
Vanalog (V)
1,5
2
"Vplage" < 0.7 : Fenêtre d’observabilité maximale
Figure 138 : Lois de délai en fonction de "Vanalog" simulées pour différents "Vplage" avec MM9 en 0.25 µm.
D’après les résultats de simulation obtenus, la nouvelle cellule de délai semble
relativement bien optimisée et fournit des lois quasi linéaires, ce qui facilitera la remise en forme
des signaux mesurés.
148
6.1.2 La cellule d’échantillonnage :
On analyse maintenant l'influence de la largeur du canal W pour le transistor NMOS et le
transistor PMOS formant la porte de transmission qui réalise l'échantillonnage (figure 139). On
prendra la longueur de canal minimale (L=0.25 µm) pour des raisons de performance.
Figure 139 : Schéma de la porte de transmission qui sert à échantillonner et des capacités parasites associées.
On choisit toujours Wp égal à Wn pour avoir des capacités grille source CGSO et grille drain
CGDO identiques pour les deux transistors, afin de compenser l'offset dû à leur commutation
simultanée. Au vue de premières simulations, nous avons choisi une largeur de canal, W, de 2
µm. Une fois la porte de transmission dessinée au niveau "Layout" , nous avons pu réaliser de
nouvelles simulations chez ST Micro-électronique à l’aide du simulateur ELDO qui intègre le
modèle MM9.
En ce qui concerne la bande passante, la simulation avec MM9 donne une valeur de 21
GHz. Afin d’étudier l’offset de mesure dû à la porte de transmission, nous simulons à partir du
"layout" le fonctionnement de cette porte lorsqu’on injecte sur son entrée une rampe de tension
de 100ns entre 0 et 3V et en faisant un échantillonnage toutes les 5ns (figure 140). Le résultat
obtenu est présenté figure 141.
149
Toutes
les 5ns
100/5= 20 points
Sonde
Rampe de
tension
Vers AOP
100 ns
Figure 140 : Schématisation du protocole de simulation de l’offset.
3
2,5
Tension (Volts)
2
Rampe injectée
sur la sonde
1,5
1
OFFSET
0,5
Sortie de la porte
de transmission
0
-0,5
0
20
40
60
80
100
Temps (ns)
Figure 141 : Simulation de l’offset du capteur pour différentes tensions d’entrée entre 0 et 3V.
On peut constater que l’offset est fonction de la tension à mesurer. En effet, pour une
tension d’entrée variant entre 0 et 1.5V, l’offset est négatif et sa valeur maximale est de 180mV.
Pour une tension d’entrée variant entre 1.5 et 3V, l’offset est positif.
Nous avons ensuite re-simulé cet offset en changeant la raideur du front de commande de
la porte de transmission. Le temps de montée du premier front est de 0.1ns et celui du deuxième
est de 1ns. Les résultats de simulations sont donnés figure 142.
150
3
3
2,5
2,5
2
Rampe
d'entrée
1,5
Tension (V)
Tension (V)
2
1
Rampe
d'entrée
1,5
1
OFFSET
0,5
0,5
OFFSET
0
0
-0,5
-0,5
0
20
40
60
80
100
0
Temps (ns)
Offset important pour un temps de montée de la commande à
échantillonnage de 0.1ns
20
40
60
80
100
Temps (ns)
Offset quasi nul pour un temps de montée de la commande à
échantillonnage de 1ns
Figure 142 : Evaluation de la dépendance de l’offset du capteur avec le front de commande de la porte de
transmission d’échantillonnage.
D’après les simulations précédentes, l’offset du capteur est étroitement lié à la raideur du
front de commande de la porte de transmission. Plus le front est lent et plus l’offset est faible. 0r
en 0.25 µm les fronts de tension sont généralement, pour des inverseurs typiques, de l’ordre de
0.1ns. Nous devons donc modifier le dimensionnement des transistors commandant les grilles de
la porte de transmission de manière à dégrader ces fronts.
Il faut donc étudier l’influence des tensions "Vanalog" et "Vplage" sur la raideur de ce
front. En effet, ce front n’est autre que le signal "Synchro" retardé par la cellule de délai. Après
une série de simulations, nous pouvons conclure que pour un "Vplage" fixe, la raideur du front
ne change pas quelle que soit la valeur de "Vanalog" . Ce résultat est très encourageant, car
l’échantillonneur travaille avec un "Vplage" fixe et un "Vanalog" qui varie. Ceci signifie que la
courbe d’offset restera identique quelle que soit la valeur de "Vanalog" . Il suffit alors, après la
mesure, de rectifier par informatique l’offset pour chaque point de mesure.
Par contre, la tension "Vplage" a une réelle influence. Si on fixe "Vanalog" et si on fait
varier "Vplage" , on obtient des raideurs de front très différentes. La figure 143 donne les
résultats de simulations.
151
1,6
(90%-10%) du temps de montée (ns)
1,4
1,2
1
0,8
0,6
0,4
0,2
0
0,4
0,5
0,6
0,7
0,8
0,9
1
1,1
Vplage (V)
Figure 143 : Simulation du temps de montée (90%-10%) qui commande la porte de transmission en fonction de
"Vplage" .
En conclusion, les simulations précédentes montrent que, pour chaque tension "Vplage"
différente, le temps de montée du front de commande varie et en conséquence la courbe d’offset
varie aussi.
Il s’en suit qu’il faudra mesurer la courbe d’offset pour chaque tension "Vplage" que l’on
utilise afin de rectifier l’écart de tension pour chaque point échantillonné.
6.1.3 Le système de sonde :
Dans l’optique d’un système de mesure complet permettant une caractérisation unique de
l’intégrité de signal, il devient nécessaire de multiplier le nombre de sondes. Après réflexion, un
capteur à 4 sondes serait suffisant pour mener une campagne de mesure complète. Le système
précédent comprenait 2 sondes multiplexées comme le montre la figure 144. Seulement, cette
méthode a un inconvénient majeur : le signal à mesurer doit traverser une première porte de
transmission avant d’être échantillonné par la seconde porte de transmission. La première porte
constitue alors un filtre RC qui peut déformer le signal. Il convient donc de mettre en place un
système à 4 sondes qui s’affranchit de ce problème.
152
AOP
Sélection
Sonde 1
Sonde 2
Figure 144 : Multiplexage des sondes sur l’ancien système de mesure.
Nous replaçons donc le multiplexeur par un système de sélection en amont. Chacune des 4
sondes est connectée à sa propre porte de transmission à échantillonnage. La sélection permet
d’activer 2 portes de transmission parmi 4. La sortie de la première porte est connectée au
premier amplificateur et la sortie de la deuxième porte au deuxième amplificateur. Notre
système comporte donc maintenant deux sorties. La figure 145 présente le schéma complet du
nouveau système de mesure à échantillonnage.
Syncro bis
Sélection des sondes
(1 et 3) ou (2 et 4)
Sonde 4
Vanalog
Sonde 2
Synchro
Enable
Vplage
Sonde 1
Sonde 3
Sortie 3 ou 4
Sortie 1 ou 2
Figure 145 : Schéma du nouveau système de mesure à échantillonnage.
153
Si la sélection est au niveau haut, les portes de transmission 1 et 3 sont activées alors que
les portes de transmission 2 et 4 sont fermées. Ainsi, le signal échantillonné sur la "sonde 1" se
retrouve sur la "sortie 1 ou 2" et celui de la sonde 3 sur la "sortie 3 ou 4". Le signal "Synchro bis"
servira à créer le phénomène à mesurer.
Ce
système
doit
être
dupliqué
sur
la
même
puce
pour
réaliser
différentes
expérimentations. Il faut cependant limiter le nombre de plots d’entrée/sortie de la puce. Les
signaux "Vanalog" , "Vplage" , "Synchro" , "VSSAOP", "VDDAOP", "Sortie 3 ou 4", "Sortie 1 ou 2" et
"Sélection" sont communs pour chaque capteur. Il faut alors désactiver tous les autres capteurs
lorsque l’un d’entre eux est en marche. Il faut aussi désactiver les sorties non concernées pour ne
pas avoir de conflit. Le signal "Enable" joue le rôle d’arbitre en activant ou désactivant le capteur
et ses sorties.
Afin de mesurer des signaux légèrement supérieurs à la tension d’alimentation de la puce
ou même des signaux négatifs ("ground bounce"), il est nécessaire de polariser les transistors
PMOS des deux amplificateurs et des portes de transmissions à VDD+1V et les transistors NMOS
de ces mêmes cellules à VSS-1V. En effet, si on désire, par exemple, mesurer un phénomène de
"ground bounce" ou fluctuation de tension sur la masse, on rencontre un problème de courant de
fuite au niveau de la diffusion N+ de la porte de transmission qui échantillonne (figure 146-a),
car le potentiel de cette diffusion peut être inférieur au potentiel du substrat qui est à la masse.
La jonction PN constituée par le substrat P d’une part et la diffusion N d’autre part, devient
passante et le courant de fuite empêche l’échantillonnage. La figure 146-b présente une solution
possible de ce problème. En polarisant localement le substrat à une tension négative de l’ordre de
–1V, on polarise la jonction en inverse, ce qui permet d’échantillonner des tensions négatives
jusqu’à environ -1,7 V.
0V
Véch. < 0
P+
N+
N+
-1V
Véch . < 0
P+
N+
Courant
de fuite
-1V
0V
Substrat P
(a) Problème : Courant de fuite entre le substrat et la
diffusion N+ du NMOS de la porte de transmission
N+
Bloquée
Substrat P
0V
(b) Solution envisagée : Polariser le substrat localement à –1V pour
polariser la jonction PN en inverse : plus de courant de fuite.
Figure 146 : Solution envisagée pour la mesure de tensions négatives avec notre système de mesure.
154
6.1.4 Un nouveau circuit de calibration pour le délai :
Un nouveau système de calibration est ajouté sur la puce. Il permet de comparer la loi de
délai obtenue avec celle déduite de l’oscillateur en anneau utilisé jusqu'à présent. Ce système,
présenté figure 147, comporte un oscillateur en anneau contrôlé en fréquence par un transistor
NMOS, un diviseur de fréquence connecté à un plot de sortie de la puce et un capteur à
échantillonnage.
Alim Alim +
Vplage
Vanalog
Capteur
Données
échantillonnées
Synchro
Fréquence
divisée par 64
Sonde
Variation de
fréquence
Diviseur de
fréquences
Délai
Figure 147 : Nouveau circuit de calibration de la loi de délai en fonction de "Vanalog" et "Vplage" .
Le signal "Synchro" active l’oscillateur. La tension de grille de NMOS, "Variation de
fréquence", permet de changer la fréquence d’oscillation.
Une fois positionné sur la fréquence la plus basse possible, par le biais du diviseur de
fréquence connecté à un oscilloscope, on génère un front montant sur l’entrée "Synchro". Ce front
est retardé par deux inverseurs avant de devenir la commande d’échantillonnage du capteur. Ce
retard permet à l’oscillateur de se stabiliser avant que le capteur ne commence sa mesure. On
fixe alors "Vplage" puis on relance le front "Synchro" pour différentes valeurs de "Vanalog", afin
d’échantillonner le plus grand nombre de points de l’oscillation. Connaissant la fréquence de la
sinusoïde grâce au diviseur de fréquence, on retrouve la loi de délai du capteur permettant de
retrouver cette oscillation le plus proprement possible.
Cette méthode permet aussi d’étudier le comportement du système à échantillonnage lors
de la mesure de signaux haute fréquence en agissant sur la fréquence d’oscillation de
l’oscillateur.
155
6.2 – Caractérisation de l’intégrité du signal.
Le but de l’expérimentation suivante est de réunir en un seul motif la mesure des divers
phénomènes qui caractérisent l’intégrité du signal en submicronique profond. Nous avons donc
choisi de pouvoir agresser la piste victime par une ou plusieurs pistes coupables. Nous avons
implémenté 5 pistes, 4 coupables et une victime disposées comme l’indique la figure 148. Toutes
les pistes sont contrôlées séparément de façon à recréer le plus de configurations possibles. Le
système de contrôle des pistes doit pouvoir activer ou désactiver n’importe quelle piste et générer
des fronts montants ou descendants synchronisés ou pas dans le temps.
Sortie 1
Synchro
Capteur
4 sondes
Sortie 2
Agresseur 1
Contrôle
des pistes
métalliques
Agresseur 2
Victrime
Agresseur 3
Agresseur 4
Figure 148 : Configuration principale du motif de caractérisation de l’intégrité du signal.
En ce qui concerne la mesure du couplage diaphonique simple, on doit polariser la victime
à un potentiel fixe et générer un front sur un ou plusieurs agresseurs. La configuration à 5
lignes permet de multiplier les expériences : il est , par exemple, possible de mesurer l’effet de
l’agresseur 1 sur la victime en rajoutant un écran entre les deux (agresseur 2).
Dans le cas du délai induit par couplage, il faut générer un front sur la victime et le
synchroniser avec ceux des agresseurs. Il est donc nécessaire de contrôler parfaitement les fronts
injectés sur les diverses pistes. Nous utilisons la même cellule de délai que pour l’échantillonneur
afin de simplifier la mise en œuvre de tout le système. La cellule de délai de la victime est en
réalité figée au délai minimum et ce délai ne peut être changé. Elle sert donc non pas de système
de décalage temporel, mais elle permet d'introduire exactement le même délai minimum que sur
les pistes coupables afin de bien synchroniser les signaux.
156
En ce qui concerne l’étude de la propagation du signal, une seule piste doit être activée.
Les autres pistes sont portées à un potentiel fixe pour ne pas créer de perturbations par couplage
diaphonique.
Le système de contrôle de la victime et des agresseurs doit donc pouvoir gérer chaque piste
indépendamment. Seulement l’ensemble capteur et système de contrôle ne doit pas utiliser un
nombre trop important de plots d’entrée/sortie. La figure 149 donne le schéma complet du
système de contrôle sans le capteur de mesure et ses 4 sondes. Les tensions d’entrée soulignées
sont des tensions analogiques.
Raideur de fronts agresseurs
Agresseur 1
Sens des fronts agresseurs
Activation de l’agresseur 1
Vanalog : délai agresseurs
Vplage : délai agresseurs
Synchro : capteur + pistes
Cellule
de délai
Agresseur 2
Raideur du front victime
Sens du front victime
Activation de la victime
Victime
Cellule
de délai
Agresseur 3
Agresseur 4
Figure 149 : Schéma complet du système de contrôle des pistes métalliques.
Chaque piste métallique est contrôlée par 4 signaux d’entrée qui commandent une porte
ET, une porte XOR et un "buffer". La porte ET transmet le signal "Synchro" si son entrée
"Activation …" est au niveau haut. La porte XOR laisse passer le signal "Synchro" ou son inverse
suivant le niveau du signal "Sens du front". Le "buffer" connecté en début de piste permet de
régler la raideur du front qui se propage sur cette piste. Les deux cellules de délai, identiques à
celle du système à échantillonnage, permettent de décaler dans le temps les fronts coupables et
le front victime.
157
La figure 150 présente le "layout" complet, en 0.25 µm, du motif de caractérisation de
l’intégrité de signal. On reconnaît le système à échantillonnage à gauche, le début et la fin des 5
pistes métalliques à droite et le système de contrôle des pistes au dessous.
Ce circuit sera dupliqué un certain nombre de fois, avec des pistes de longueurs et de
niveaux métalliques différents. Le détail des motifs implémentés en 0.25 µm est donné en
annexe.
Figure 150: "Layout" du circuit: capteur de mesure et système de contrôle des pistes.
Le circuit BLUE a été transféré en fonderie fin juillet 1998. Son retour étant prévu en fin
d’année, nous ne disposons pas encore de mesure en vue de caractérisation de l’intégrité de
signal en technologie submicronique profonde (0.25 µm).
158
6.3 – Transfert industriel et perspectives.
Notre méthodologie dont les avantages sont son faible coût, sa facilité de mise en œuvre,
son faible encombrement et son entière intégrabilité sur silicium, a suscité l'intérêt de plusieurs
industriels, initialement MATRA-MHS et ATMEL-ES2, puis récemment ST-Microelectronics,
SIEMENS et MOTOROLA. Nous avons centré nos efforts sur l’exportabilité de notre méthode,
sur son adaptation aux technologies des différents fondeurs et surtout au cahier des charges des
expérimentations visées.
Avec ST-Microelectronics, dans le cadre du projet MEDEA A-408 "EMC Workbench"
coordonné par MATRA Toulouse, nous avons spécifié, conçu et caractérisé la puce DEEP en 0.35
µm, ce qui représentait un saut technologique très important par rapport aux technologies
proposées par le biais du CMP. Le "kit de design" , les modèles et les simulateurs sous
CADENCE n'étaient pas disponibles. Nous avons donc consenti de nombreux efforts, effectué
plusieurs déplacements et participé à de nombreuses réunions de travail (règle de dessin,
modèles submicroniques, compréhension des phénomènes parasites à étudier et adaptation des
"design" au cahier des charges. Nous avons implémenté dans Microwind le modèle MM9 de
Philips (annexe 1) et participé à l'évolution du logiciel vers le submicronique (5 niveaux de
métaux, modèles RC, analyseur paramétrique).
En Juillet 1998, une nouvelle expérience de transfert industriel chez Siemens a été menée
avec succès. Ce transfert a demandé plusieurs déplacements, courriers, etc… afin de bien
s’entendre sur le cahier des charges, d’expliquer soigneusement la méthode et de comparer nos
résultats de simulations. Cette expérience intéressante a montré qu’il était nécessaire de mettre
en place un document spécifique au transfert industriel, comportant outre les explications de la
méthode, les précautions à prendre lors de la conception du circuit, du choix de boîtier, et de la
réalisation du banc de test. Nous détaillons en annexe 4 ces recommandations.
Notre objectif est à terme de proposer notre méthode de mesure au comité normatif de
l’IEC, traitant de la CEM. Pour cela, nous avons rédigé une proposition de norme qui sera
soumise en premier lieu au groupe français de l’UTE chargé de la normalisation des méthodes de
mesure CEM composant (UTE\CEF47). D’autre part, MOTOROLA va tester notre méthode en
vue de la caractérisation de l’intégrité du signal en 0.15 µm en 1999.
159
Conclusion
160
Conclusion
C
CO
ON
NC
CL
LU
US
SIIO
ON
N
L’intégrité du signal devient une des préoccupations principales dans la mise au point de
technologies de fabrication de circuits intégrés submicroniques. En effet, l’augmentation des
vitesses de fonctionnement, la densité d’interconnexion croissante, et la multiplication des
niveaux d'interconnexion, sont à l’origine de nombreux phénomènes parasites pouvant
provoquer des dysfonctionnements dans les circuits intégrés. Les outils de caractérisation
dynamique atteignant leur limite, notre travail a consisté à intégrer directement sur puce un
système de mesure de phénomènes parasites. La réalisation d'un premier prototype intégrant un
capteur à échantillonnage a été conduite avec succès en technologie 1.0 µm. Chaque bloc
fonctionnel a fait l'objet d'une attention particulière afin d’optimiser le système de mesure. Nous
avons alors étudié les modèles de transistors MOS permettant de modéliser le plus fidèlement
possible le comportement analogique de la cellule de délai, de la cellule d'échantillonnage et de
l'amplificateur opérationnel. Nous nous sommes ensuite penchés sur la modélisation des
interconnexions et sa validité en submicronique profond.
L’adaptation de notre système de mesure aux technologies submicroniques (0.8µm, 0.35µm
et 0.25µm) et aux requêtes des industriels partenaires, a conduit au développement d'une
méthode de caractérisation de l'intégrité du signal, performante, peu encombrante et de faible
coût de mise en œuvre. Afin de réduire le nombre d’expérimentations, nous avons mis au point
un motif générique incluant à la fois la caractérisation de la propagation du signal, du couplage
diaphonique et du délai par diaphonie. Le système de mesure a aussi été appliqué avec succès à
la mesure des fluctuations de tension d'alimentation internes à la puce.
Une proposition de norme dans le cadre de la CEM des composants est en cours
d'élaboration au niveau national, détaillant le principe de mise en œuvre, les compromis tels que
précision/bande passante, les précautions d'implémentation sur puce en vue du transfert
industriel de notre méthode.
Ce travail devra être complété par une confrontation des résultats de mesure avec des
méthodes hyperfréquences, une optimisation plus poussée des différents blocs permettant
d'obtenir une qualité de mesure toujours plus grande et une simplification des procédures de
caractérisation, notamment par une approche intégrée ou par une approche statistique.
161
Conclusion
De nouvelles applications pourraient être envisagées, telles que la caractérisation de la
propagation de puce à puce, la caractérisation du couplage sur une antenne intégrée en mode
rayonné, et la caractérisation du boîtier.
162
Glossaire.
G
GLLO
OS
SS
SA
AIIR
RE
E
MOS
Abréviation de Métal - Oxyde - Semiconducteur, désignant le
transistor élémentaire. Le MOS existe en deux versions: l'un
à canal N, l'autre canal P.
LITHOGRAVURE
La plus petite dimension des motifs dessinés. Cette dimension
est identifiable à la distance entre drain et source du
transistor. On l’assimile aussi à la "technologie". Ainsi le
Pentium II est fabriqué en "technologie" 0.25µm, soit une
lithogravure de 0.25µm environ.
CMOS
Complementary - Metal - Oxide - Semi-conductor. C'est le
nom de la technologie utilisant des transistors MOS de canal
N et de canal P.
VDD
Alimentation. Sa valeur typique est 5V en technologie
supérieure à 0.5 µm, 3V en 0.35µm, 2.5V en 0.25 µm. VDD ne
cesse de décroître avec l’évolution de la technologie.
VSS
Masse. Sa valeur est 0V.
Niveau Haut
Niveau logique considéré comme "1". Il s'agit en logique
CMOS d'une tension nettement supérieure à VDD/2.
Niveau Bas
Niveau logique considéré comme "0". Il s’agit en logique
CMOS d'une tension nettement inférieure à VDD/2.
163
Glossaire.
Piste coupable
Piste générant un phénomène parasite.
Piste victime
Piste subissant un phénomène parasite.
Propagation
Terme incluant divers phénomènes retardant et déformant la
transmission
d’une
information
logique
sur
une
interconnexion du circuit intégré. Une puce en 1998 intègre
en moyenne 1KM d’interconnexions.
Diaphonie
Effet de couplage par proximité, lié à l’augmentation des
surfaces en regard des interconnexions. La commutation d’un
signal peut entraîner la commutation d’un autre par
diaphonie dans certains cas rares mais très dangereux.
Délai par
diaphonie
Retard de propagation d’un signal lié à la commutation
simultanée d’un fil voisin proche, couplé par diaphonie. Ce
retard peut atteindre rapidement 100% du retard nominal, et
donc compromettre le fonctionnement du circuit.
Di/dt
Plutôt que le courant consommé, c’est sa variation qui est
préoccupante en intégrité du signal, liée à la perte possible de
tension dans les inductances présentes notamment dans les
boîtiers. Un fort di/dt dans un fil d’alimentation crée des
fluctuations, émet des parasites, déclenche des niveaux
intempestifs ou compromet la synchronisation du circuit.
CEM
Compatibilité Electromagnétique. La CEM s’occupe depuis
peu de temps de l’aspect composant, notamment au niveau
des méthodes de mesures et techniques visant à améliorer la
compatibilité des puces avec leur environnement, en terme de
puissance parasite rayonnée et bruit toléré.
Bonding
Fil reliant la puce au boîtier. Ces fils sont en majeure partie
fabriqués en fil d’or soudés d’une part au plot d’entrée sortie
de la puce et d’autre part aux pistes du boîtier. Ces fils ont
une composante fortement inductive et faiblement capacitive,
et sont une source très importante de fluctuation de tension
lors de fortes variations de consommation de courant sur la
puce.
164
Glossaire.
Low K
Technique visant à réduire les effets de couplage diaphonique
latéraux en remplaçant le diélectrique "naturel" SiO2 par un
diélectrique de permittivité relative plus faible permettant de
conserver le même espacement entre pistes.
sub-micronique
profond
Lithogravure inférieure à 0.5 µm. Les générations 0.35 µm
(1996), 0.25µm (1998) et 0.18 µm (1999) en font partie.
MM9
MOS model 9. Un modèle très performant développé dans les
années 1990 par Philips. Longtemps confidentiel, il s’est
imposé comme standard de base chez ST, Siemens et Philips
mais tarde à acquérir le statut de standard mondial, face à
son rival le modèle BSIM3 de Berkeley.
Extraction de
paramètres
Consiste à ajuster les différents paramètres d’un modèle
mathématique, afin que les caractéristiques simulées soit le
plus proche de la mesure.
Ground-bounce
Fluctuation de tension de masse. Ce phénomène est
principalement la cause d’un appel de courant sur la masse de
la puce, qui se traduit par une perte de tension dans les
inductances de boîtier et a pour conséquence de faire fluctuer
la masse de la puce autour de 100 MHz par rapport à la
masse extérieure. Cette fluctuation est une des causes
majeures d’émission de parasites.
SOI
Silicon on Insulator. Le problème est de savoir quand
l’industrie micro-électronique va basculer d’une technologie
silicium sur substrat à celle sur isolant. Les avantages sont
alléchants : 200% de gain en rapidité, 150% de gain en
surface, mais il faut tout revoir : les modèles, les techniques
de dessin, le procédé de fabrication.
Front-End
La mise au point et fabrication du transistor MOS. Autrefois
considérées comme la partie noble.
165
Glossaire.
Back-End
166
La mise au point et fabrication des interconnexions. Autrefois
considérées comme anecdotique, elle sont la source de toutes
les peines et de toutes les attentions.
Glossaire.
U
UNNIITTEESS EETT C
CO
ON
NS
ST
TA
AN
NT
TE
ES
SU
USSUUEELLLLEESS
Valeur
Nom
Notation
1012
Terra
T
109
Giga
G
106
Méga
MEG
103
Kilo
K
10-3
Milli
M
10-6
Micro
U
10-9
Nano
N
10-12
Pico
P
10-15
Femto
F
10-18
Atto
A
100
Nom
ε0
Valeur
8.85 e
-14
Farad/cm
εr SiO2
3.9 - 4.2
Description
Permittivité du vide
Permittivité diélectrique relative du SiO2
εr Si
11.8
Permittivité diélectrique silicium
εr Epoxy
5.0
Permittivité diélectrique de l’époxy
εr céramique
12
k
1.381e-23 J/°K
q
1.6e-19 Coulomb
µn
600 V.cm-2
Mobilité de l’électron dans le silicium
µp
270 V.cm-2
Mobilité du trou dans le silicium
106
Permittivité diélectrique relative d’un boîtier céramique
γal
36.5
ρ al
0.0277 Ω.µm
γ cu
58 106 S/m
S/m
Constante de bolztman
Charge de l’électron
Conductivité de l’aluminium
Résistivité de l’aluminium
Conductivité électrique du cuivre
ρ cu
0.0172 Ω.µm
Résistivité du cuivre
ρ tungstène (W)
0.0530 Ω.µm
Résistivité du tungstène
ρ or (Ag)
0.0220 Ω.µm
Résistivité de l’or
µ0
1.257e-6 H/m
Perméabilité du vide
T
300°K (27°C)
Température standard d’opération
167
ANNEXE 1
168
ANNEXE 1
A
ANNNNEEX
XE
E1
1 :: L
LEE M
MO
OD
DE
EL
LE
ED
DE
EM
MO
OS
S NNIIVVEEAAUU 9
9D
DE
E
P
PH
HIIL
LIIP
PS
S ((M
MM
M9
9))
Particularité du modèle
Le MOS modèle 9 (couramment appelé MM9) a été créé pour la simulation des circuits
submicroniques, avec un accent sur les applications analogiques. Ce modèle donne une
description complète de toutes les quantités relatives aux transistors MOS telles que le courant
de nœuds, les quantités de charges, la densité spectrale des bruits d’alimentation, les faibles
courants d’avalanche, etc.
Toutes les équations sont basées sur les approximations d’un canal progressif, avec une
correction du 1er ordre pour les petites tailles. Pour le calcul de toutes les quantités du modèle,
les équations de densité de porteurs et du champ électrique sont inchangées. La continuité de la
dérivé du courant et des charges est un point clé de ce modèle. En particulier la description des
transitions de faible à forte inversion ainsi que du mode linéaire à saturé, ont été traitées avec
soin.
Le modèle 9 compte 18 paramètres permettant de décrire précisément un transistor MOS
seul. Ce transistor est appelé transistor intrinsèque. Les charges de jonction, courants de fuite et
capacités d’interconnexion ne sont pas calculés.
Pour l’implémentation dans un simulateur électrique, le MOS modèle 9 peut être séparé en
plusieurs parties indépendantes :
Le coeur de MM9 :
Il décrit le comportement d’un transistor unique. Le système est considéré comme
symétrique, on peut inter-changer le drain et la source sans modifier les propriétés électriques.
La dénomination "drain" "source" dépend de la tension appliquée. Pour un NMOS le coté porté
au potentiel le plus haut est appelé le drain.
Les opérations préliminaires :
169
ANNEXE 1
Les paramètres apparaissant dans les équations sont appelés les paramètres réels. Ils
peuvent être déterminés par des mesures électriques. Etant donné qu’ils dépendent souvent de
la géométrie et de la température, on rajoute un ensemble de paramètres de référence pour une
température et une taille données. Par certaines règles de transformation appliquées aux
paramètres de références, on obtient les paramètres réels pour n’importe quel transistor dans
des conditions non référencées. Les dépendances en fonction de la longueur et largeur du canal
ainsi qu’en fonction de la température sont prises en compte.
La procédure de limitation :
Pour des géométries et des températures peu usuelles, les règles peuvent générer des
paramètres n’ayant aucune réalité physique ou induisant des impossibilités de calcul numérique.
Tous les paramètres sont donc limités afin d’éviter ces problèmes après les opérations
préliminaires.
Les équations de courant :
Elles se composent d’équations de courant de canal et de courant de substrat. La
détermination du courant de canal nécessite préalablement le calcul de la tension de seuil, de la
conductivité du canal et du courant sous le seuil. Dans MM9, le phénomène d’avalanche est
modélisé : à cause des très petites dimensions, des champs électriques très importants
apparaissent, en particulier au voisinage du drain. La barrière de potentiel ( responsable du
courant de canal ) atteint une telle énergie qu’elle crée des paires électrons/trous. Pour le NMOS,
ces électrons supplémentaires contribuent au courant de canal et les trous au courant de
substrat.
Les équations de charges :
Elles sont utilisées pour le calcul des charges QD, QG, QS, QB.
Les équations du modèle MM9
Equations de base du courant IDS en mode linéaire :
I DS = β ⋅ G3 ⋅
 1 + δ1  2
VGT 3 ⋅VDS 1 − 
 ⋅V
 2  DS 1
{1 + θ ⋅V
1
170
GT 1
}
+ θ2 ⋅ (U S − U S 0 ) ⋅ (1 + θ3 ⋅VDS 1 )
ANNEXE 1
−VDS


ς 1 ⋅  1 − e φT  + G1 ⋅ G2


G3 =
1
+ G1
ς1
 V − VDS 1 
G2 = 1 + α ⋅ ln 1 + DS

VP


VDS 1 = hyp5 (VDS ;VDSS 1 ⋅ ε 3 )
ε3 = 0.3 ⋅
VDSS 1 =
δ1 =
VDSS 1
1 + VDSS 1
VT 3
⋅
1 + δ1
2
2 ⋅ θ3 ⋅ VGT 3
1+ 1+
1 + δ1
2

( k0 − k ) ⋅VSBX
0.3 

⋅  k + 2
2
US 
VSBX + (01
. ⋅ VGT 1 + VSB ) 
VGT 3 = 2 ⋅ m ⋅ φT ⋅ ln(1 + G1 )
G1 = e
VGT 2
2⋅m⋅φT
U 
m = 1 + m0 ⋅  S 0 
 U S1 
ηm
VGT 2 = VGS − VT 2
VT 2 = VT 1 + ∆VT 1
∆VT 1 = −γ 0 ⋅
VGTX =
2
2
VGTX
VGT
1
ηDS
V
⋅
−
γ
⋅
⋅ VDS
DS
1
2
2
2
2
VGTX + VGT 1
VGTX + VGT 1
2
2
VGS − VT 1
VGT 1 = 
0

si VGS ≥ VT 1
si VGS p VT 1
171
ANNEXE 1
U 
γ 0 = γ 00 ⋅  S 1 
US0 

U S1 = 

ηγ
si U S ≤ U ST
si U S p U ST
US
U ST
VT1 = VT 0 + ∆VT 0
∆VT 0
 k 0 ⋅ (U S − U S 0 )
si U S p U SX

2
  k  2 
=   k  
2
2
1 −  k   ⋅ k 0 ⋅ U SX − k 0 ⋅ U S 0 + k ⋅ U S − 1 −  k   ⋅ U SX



0
0

U SX = VSBX + φB
U ST = VSBT + φB
U S 0 = φB
U S = VSB + φB
Les dépendances avec la température et la géométrie du transistor
~ W
β=β ⋅ E
LE
T 
~
β = βSQ ⋅  KR 
 TKD 
ηβ
TKD = T0 + TA
TKR = T0 + TR
L E = L + ∆L PS − 2 ⋅ ∆Loverlap
WE = W + ∆WOD − 2 ⋅ ∆Wnarrow
172
ANNEXE 1
L+∆LPS
Grille
Source
Drain
LE
∆Loverlap
∆Loverlap
∆Wnarrow
W+∆WOD
Drain
Source
WE
∆Wnarrow
Géométrie du transistor pour la modélisation.
 1
 1
1 
1 
1 
 1
~
 ⋅S
 ⋅ S L ;VTO +  2 − 2  ⋅ S L 2;VTO + 
−
VTO = VTO + 
−
 L E L ER 
 WE WER  W ;VTO
 LE LER 
~
VTO = VTOR + (TKD − TKR ) ⋅ ST ;VTO
 1
1
−
k O = k OR + 
 LE LER
 1

1
 ⋅ S L ;kO + 
−
 WE WER


 ⋅ SW ;kO

 1
 1
1 
1 
 ⋅ S L; k + 
 ⋅S
k = kR + 
−
−
 LE LER 
 WE WER  W ; k
φB = φBR + ( TKD − TKR ) ⋅ S T ;φ B
φT =
k B ⋅ TKD
q
S T ;φB =
φBR − 113
. − 2.5 ⋅ 10 −4 ⋅ TKR
300
 1
 1
1 
1 
 ⋅ S L;VSBX + 
 ⋅S
VSBX = VSBXR + 
−
−
 LE LER 
 WE WER  W ;VSBX
 1
1 
1 
~  1
 ⋅ S L ;θ1 + 
 ⋅S
θ1 = θ1 + 
−
−
 LE LER 
 WE WER  W ;θ1
173
ANNEXE 1
 1
1 
1 
~  1
θ2 = θ2 + 
−
−
 ⋅ S L;θ2 + 
 ⋅ SW ;θ2
 LE LER 
 WE WER 
 1
1 
1 
~  1
θ3 = θ3 + 
−
−
 ⋅ S L ;θ3 + 
 ⋅ SW ;θ3
 LE LER 
 WE WER 
~
θ1 = θ1R + (TKD − TKR ) ⋅ S T ;θ1 ; R
~
θ2 = θ2 R + (TKD − TKR ) ⋅ S T ;θ2 ; R
~
θ3 = θ3R + (TKD − TKR ) ⋅ S T ;θ3 ; R
S L ;θ1 = S L;θ1 ; R + (TKD − TKR ) ⋅ S T ; L ;θ1
S L ;θ2 = S L ;θ2 ; R + (TKD − TKR ) ⋅ S T ; L;θ2
S L ;θ3 = S L;θ3 ; R + (TKD − TKR ) ⋅ S T ; L;θ3
 1
 1
1 
1 
γ 1 = γ 1R + 
−
−
 ⋅ S L;λ1 + 
 ⋅ SW ;λ1
 LE LER 
 WE WER 
 1
 1
1 
1 
α = α R +  ηα − ηα  ⋅ S L ;α + 
−
 ⋅ SW ;α
LER 
 LE
 WE WER 
VP = VPR ⋅
LE
LER
ηDS = ηDSR
ηγ = ηγR
ηm = ηmR
1 
 1
γ OO = γ OOR +  2 − 2  ⋅ S L ;γ OO
 L E L ER 
 1
1 
ς1 = ς1R +  ης − ης  ⋅ S L ;ς1
LER 
 LE
174
ANNEXE 1

~ + 1 −
mO = m
O
 L

E
1
LER

 ⋅ S L ;m
O

~ = m + (T − T ) ⋅ S
m
O
OR
KD
KR
T ; mO
 1
1 
VSBT = VSBTR + 
−
 ⋅ S L ;VSBT
 LE LER 
Equations de base du courant IDavl sous le seuil :
I Davl
− a2

 I ⋅ a ⋅ eVDS −VDSA
=  DS 1

0
si
VDS ≤ VDSA
VDS f VDSA
VDSA = a 3 ⋅ VDSS 1
Les dépendances en fonction de la température et de la géométrie
 1
 1
1 
1 
a1 = a~1 + 
−
−
 ⋅ S L;a1 + 
 ⋅ SW ;a1
 LE LER 
 WE WER 
 1
 1
1 
1 
 ⋅ S L ; a2 + 
 ⋅S
a2 = a2 R + 
−
−
 LE LER 
 WE WER  W ;a2
 1
 1
1 
1 
a3 = a 3R + 
−
−
 ⋅ S L ; a3 + 
 ⋅ SW ;a 3
 L E L ER 
 WE WER 
a~1 = a1R + (TKD − TKR ) ⋅ S T ;a1
175
ANNEXE 2
176
ANNEXE 2
A
ANNNNEEX
XE
E2
2 :: D
DEESSCCR
RIIP
PT
TIIO
ON
ND
DU
UP
PR
RE
EM
MIIE
ER
RB
BA
AN
NC
CD
DE
E
T
TE
ES
ST
T
Pour contrôler le banc de test, nous utilisons la carte CESAR développée au DGEI à
l'INSA, pilotée par PC au moyen de routines en langage C et en DELPHI. Les caractéristiques de
la carte (photographie a) sont les suivantes:
Ÿ 2 générateurs de tension indépendants [-10V, +10V]
Précision inférieure au mV
Bruit mesuré au niveau du boîtier de test: ± 5mV
Ÿ 4 mesures de tension multiplexées [-10V, +10V]
Précision inférieure au mV
Répétabilité de l'ordre du mV
Ÿ 8 sorties logiques CMOS
Temps de montée: 5ns
(a) Photographie de la carte d'acquisition CESAR
(b) Photographie du banc de test
Photographies du banc de test et de la carte d'acquisition utilisés pour la mise en œuvre du système de
mesure.
Sur la photographie (b), on voit la nappe de connecteurs blindés reliant le boîtier de test à
la carte PC permettant de protéger les entrées/sorties analogiques. La puce est montée sur un
177
ANNEXE 2
support DIL40 et connectée aux alimentations VSS et VDD et aux entrées/sorties analogiques ou
logiques par le biais de petits fils à picots non blindés.
L'avantage de ce type de montage est la versatilité du support permettant de mener un
grand nombre d'expériences sur des puces différentes avec un même support de test.
L'inconvénient majeur est le rôle inductif des fils à picots qui introduisent à haute fréquence des
fluctuations de tension du boîtier. Les mesures statiques ne sont en revanche pas affectées par
cette limitation.
178
ANNEXE 3
A
ANNNNEEX
XE
E3
3 :: R
RAAPPPPO
OR
RT
TD
DE
EC
CO
ON
NC
CE
EP
PT
TIIO
ON
ND
DE
EL
LA
A
P
PU
UC
CE
EB
BL
LU
UE
E ((0
0..2
25
5 µµm
m))
Nom de la puce :
BLUE
Date d’envoie :
15 Juillet 1998
Fondeur :
SGS THOMSON HCMOS6
Attendue:
Fin 1998
10 puces montées sur boitier JLCC-48
10 puces nues
Concepteurs:
Sonia Delmas ([email protected])
Fabrice Caignet ([email protected])
Etienne Sicard ([email protected])
Support financier :
Buts :
Projet MEDEA A-408
Etude des modèles de MOS
Caractérisation d’interconnexion:
( Couplage, propagation di/dt )
179
ANNEXE 3
Liste des motifs :
Motifs de base :
Nom
Détails
Pads
Description
BlueNmos4
single MOS 10x10,
10x0.25, 1*0.25, 1*10
Interne
1ère Batterie de transistors NMOS
BlueNMOSX
BluePmos4
BluePMOSX
BlueCapa
single MOS 5x10, 10x5,
10*0.5, 100*0.25
single MOS 10x10,
10x0.25, 1*0.25, 1*10
single MOS 5x10, 10x5,
10*0.5, 100*0.25
25x25 oxyde capa
(40*40µm)
Interne
2ème Batterie de transistors NMOS
(40*40µm)
Interne
1ère Batterie de transistors PMOS
(40*40µm)
Interne
2ème Batterie de transistors PMOS
(40*40µm)
Interne
Extraction de TOX
(40*40µm)
blueDiode
FRANCK
25x25 N+/P- and P+/Ndiodes
Mos en Paramétre [S]
Interne
Extraction des capacités de jonctions
(40*40µm)
Interne
Analyse de bruit sur 6 Motifs de transistors
(80*80µm)
M_open , M_short, M_n10025, M_n1004,
M_n1006, M_n1008
blueDtFast
Métal 3
Externe
Validation de l’oscillateur. Distance minimale
blueDtMedium
Métal 3
Externe
Oscillateur sur une ligne de 300µm.
blueDtSlow
Métal 3
Externe
Oscillateur sur une ligne de 1000µm.
Externe
Caractérisation du capteur complet.
BLUE_4s-ext
( capteur_4s directement sur plot externe).
blueCali
calibration time vs. volt of
INDY3
Externe
1er Circuit de calibration du délai
blueCaliOsc
calibration time vs. volt of
INDY3
Externe
2ème Circuit de calibration du délai
Interne
Transistor NMOS de 120*0.25µm
BLUE_N_BIG
(40*40µm)
BLUE_P_BIG
Interne
(40*40µm)
180
Transistor PMOS de 120*0.25µm
ANNEXE 3
Motifs d’analyse de ligne :
Le code utilisé est le suivant : "BlueCom3_L5_S1" pour les motifs de commutation et de
Crosstalk:
Blue: Nom de la puce.
Com3: Motif commun, pistes en métal de niveau 3.
L5: Longueur des pistes (ici 5mm)
S1: Espacement entre les pistes (ici 1 "pitch")
Le code utilise pour les fluctuations d’alimentation est : "BlueFluct60_L03" :
Blue: Nom de la puce.
Fluct60: Mesure de la fluctuation d’alimentation, niveau métallique 6.
L03: Longueur des pistes (ici 0.3mm)
Nom
Détails
Pads
Description
BlueCom3_L03_S1
Metal3 sur M2/M4,
espacement =1pitch
externe
Métal 3 sur un grillage de m2, m4
BlueCom3_L1_S1
Espacement minimum, picth =1
BlueCom3_L3_S1
4 configurations de longueur 0.5mm, 1mm, 3mm et 10mm
BlueCom3_L10_S1
BlueCom3_L3_S2
Métal3 sur M2/M4,
BlueCom3_L3_S4
Longueur = 3mm
externe
Longueur de ligne fixe = 3mm
BlueCom3_L3_S8
4 configurations d’espacement, picth =1, 2, 4 et 8
BlueComCplex1
Métal 2 vers 6
BlueComCplex2
Métal 6 vers 2
BlueFluct60_L03
Métal 6 sur substrat
BlueFluct60_L1
BlueFluct60_L3
Métal 3 sur un grillage de m2, m4
externe
Interconnexion complexe faisant intervenir des
changements de niveaux, en montant (motif 1) puis en
descendant (motif 2).
externe
Fluctuation d’alimentation sur substrat.
3 configurations de longueur 0.3mm, 1mm et 3mm
(largeur de piste = 1.6µm)
181
ANNEXE 3
Motifs d’analyse de lignes paramètres [S] :
Deux types de motifs sont implémentés pour comparer les résultats obtenus par la
méthode de mesure de paramètres [S] et les résultats que nous donne le capteur INDY. Pour
cela, les mêmes motifs sont déclinés sur plots sous pointe et connectés directement au capteur
(externe).
Le code utilisé est le suivant : "S_m3_xxx" pour les motifs de ligne seule.
S: Paramètres S.
m3: Métal de niveau 3.
xxx: Configuration (plan de masse, grille, ..)
Le code utilisé pour les lignes couplées est : "S_XT_m3_xxx"
S: Paramètres S.
XT: Configuration de couplage.
m3: Métal de niveau 3.
xxx: Configuration (plan de masse, grille, ..)
Nom
Détails
Pads
Description
S_m3_masse
Métal 3 sur plan de
masse sur grille
métallique.
interne
Ligne de métal 3 seule pour 2 configurations avec
pour chacun, 2 longueurs testées par motif (L =
0.3mm, L = 1mm)
masse sur grille
métallique
interne
2 lignes de métal 3 couplées pour 2 configurations
avec pour chacun 2 longueurs testées : L = 0.3mm
pour le motif de base
S_m3_grid
S_XT_m3_masse
S_XT_m3_masse2
S_XT_m3_grid
L = 1mm pour le motif "1".
S_XT_m3_grid2
S_m 3_cali
Calibration
interne
Calibration des motifs de Crosstalk métal 3
M 3_masse
masse sur grille
métallique connectée
au capteur seul.
externe
Ligne de métal 3 seule pour 2 configurations avec
pour chacune 2 longueurs testées :
M 3_masse1
M 3_grid
L = 0.3mm pour le motif de base
L = 1mm pour le motif "1".
M3_grid1
XT_M3_masse
XT_M 3_masse1
XT_M 3_grid
XT_M3_grid1
182
Métal 3 couplé, sur
plan de masse sur
grille connectée au
capteur seul.
externe
2 lignes de métal 3 couplées pour 2 configurations
avec pour chacune 2 longueurs testées : L =
0.3mm pour le motif de base
L = 1mm pour le motif "1" .
ANNEXE 3
Liste des plots d’Entrée / Sortie
Motif de contrôle des lignes
Tous les motifs de mesure de lignes sont connectés au capteur_4s, 2s ou 1s, ainsi qu’au
motif de contrôle des lignes. Il faut donc prévoir 12 plots communs et un "ENABLE" par motif.
La liste de ces signaux est présentée ci-dessous.
Signal
I/O
Définition
Activation
agresseur 1
In
Logique
Activation de la ligne agresseur n°1 : VDD
Activation
agresseur 2
In
Logique
Activation
agresseur 3
In
Logique
Activation
agresseur 4
In
Logique
Sens front
agresseur
In
Logique
Choix du front actif sur les 4 lignes agresseurs
Raideur front
agresseur
In
Analogique
RESET
In
Logique
Mise à " 0 " de la bascule RS de sortie de la victime.
Sens front victime
In
Logique
Choix du front actif sur la ligne Victime
Description
(Front = 1 ⇒ Front montant)
Contrôle de la pente des signaux agresseurs
(Front = 1 ⇒ Front montant)
Raideur front
victime
In
Analogique
Contrôle de la pente de la victime
Activation victime
In
Logique
"Vplage" 2
In
Analogique
Contrôle de la cellule de délai des agresseurs.
"Vanalog" 2
In
Analogique
Contrôle de la cellule de délai des agresseurs.
Activation de la ligne Victime : VDD
183
ANNEXE 3
Liste des entrées/sorties du capteur.
Plusieurs précautions sont à prendre au moment de l’implémentation de ce motif :
Toutes les tensions de contrôle de type analogique devront être protégées de façon à ne pas
subir de fluctuation venant d’autres parties du circuit. Les contrôles de tension logique du type
"ENABLE", "Sens…" ou "Activation… " sont actifs au niveau haut. Dans le cas où ceux-ci ne
seraient pas électriquement connectés, il faudrait prévoir un plot de type Pull-down, afin de les
forcer au niveau bas. Le capteur est alimenté par des tensions supérieures à Vdd (3.3V) ou
inférieures à Vss (-1V).
Capteur seul (9 plots) :
Signal
I/O
Définition
Enable
In
Logique
Activation d’un capteur et d’un motif d’intégrité parmi n
" Synchro"
In
Logique
Top de " Synchro" du départ de la mesure.
Sélection des
sondes
In
Logique
Sélection du début ou de la fin de la ligne (Sel=0 ⇒ début).
"Vplage"
In
analogique
Contrôle de la cellule de délai du capteur.
"Vanalog"
In
analogique
Contrôle de la cellule de délai du capteur.
Vdd_AOP
Vdd
Vdd
Tension d’alimentation de l’ampli-Op du capteur (3 – 3.3V)
Vss_AOP
Vss
Vss
Tension d’alimentation de l’ampli-Op du capteur (-0.6V)
Sortie 1 ou 2
Out
analogique
Résultat de la sonde 1 ou 2 suivant la commande Sélection.
Sortie 3 ou 4
Out
analogique
Résultat de la sonde 3 ou 4 suivant la commande Sélection.
184
Description
ANNEXE 3
Motifs de calibration (15 plots) :
name
Nom des plots
Définition
I/O
BLUE_4s
Enable-4s
Logique
In
(5 plots)
S1
Out
Sonde 1 du capteur
S2
Out
Sonde 2 du capteur
S3
Out
Sonde 3 du capteur
Out
Sonde 4 du capteur
S4
BLUECALI
Enable-CALI
Logique
In
(2 plots)
OSC-OUT
Analogique
Out
Infos
Activation de la cellule BLUE_4s
Activation de la calibration du délai
Sortie de la calibration du délai (freq)
(Il faudrait re-bufferiser la sortie)
DT-fast
Enable-DT
OSC_fast
Logique
(Commune)
Logique
In
Activation de toutes les cellules Dt_xxx
In
Sortie de Dt_fast
DT_medium
OSC_medium
Logique
In
Sortie de Dt_medium
DT_slow
OSC_slow
Logique
In
Sortie de Dt_slow
BLUECaliOSC
Enable_caliosc
Logique
In
Activation de la cellule BLUE_CaliOSC
Enable_antenna
Logique
In
Activation de la connexion vers l’antenne
NMOS-Big
Nbig_drain
Analogique
In
Drain du NMOS
(2 plots)
Nbig-grille
Analogique
In
Grille du NMOS
PMOS-Big
Pbig_drain
Analogique
In
Drain du PMOS
(2 plots)
Pbig-grille
Analogique
In
Grille du PMOS
185
ANNEXE 3
Motifs d’analyse de ligne (12 plots) :
name
Nom des plots
Définition
I/O
BlueCom3_L03_S1
Enable-L03_S1
Logique
In
Active la cellule COM3_L03_S1
BlueCom3_L1_S1
Enable-L1_S1
Logique
In
BlueCom3_L3_S1
Enable-L3_S1
Logique
In
BlueCom3_L10_S1
Enable-L10_S1
Logique
In
BlueCom3_L3_S2
Enable-L3_S2
Logique
In
BlueCom3_L3_S4
Enable-L3_S4
Logique
In
BlueCom3_L3_S8
Enable-L3_S8
Logique
In
BlueComCplex1
Enable-C1
Logique
In
Active la cellule COM3_C1
BlueComCplex2
Enable-C2
Logique
In
Active la cellule COM3_C2
BlueFluct60_L03
Enable-Fl-L03
Logique
In
Active la cellule Fluc60_L03
BlueFluct60_L1
Enable-Fl-L1
Logique
In
BlueFluct60_L3
Enable-Fl-L3
Logique
In
Infos
Motifs d’analyse de ligne Paramètre [S] (8 plots) :
name
Nom des plots
Définition
I/O
Infos
M3_masse
Enable-masse
Logique
In
Active la cellule M 3_masse
M3_masse1
Enable-masse1
Logique
In
Active la cellule M 3_masse1
M3_grid
Enable-grid
Logique
In
Active la cellule M 3_grid
M3_grid1
Enable-grid1
Logique
In
Active la cellule M 3_grid1
XT_M3_masse
En_XT-masse
Logique
In
Active la cellule xt_M3_masse
XT_M3_masse1
En_XT-masse1
Logique
In
Active la cellule xt_M3_masse1
XT_M3_grid
EnXT-grid
Logique
In
Active la cellule xt_M3_grid
XT_M3_grid1
En_XT-grid1
Logique
In
Active la cellule xt_M3_grid1
Motifs Miquel (crosstalk delay) 10 plots
186
ANNEXE 3
name
Nom des plots
Définition
I/O
Infos
ADELMO
6plots
Miquel
CLOCK
Logique
In
Horloge
Enable
Logique
In
Active la cellule
PRESET
Logique
In
CLEAR
Logique
In
NOISE
Logique
In
Out1
Logique
Out
Sortie M1
Out2
Logique
Out
Sortie M2
Out3
Logique
Out
Sortie M3
Out4
Logique
Out
Sortie M4
Out5
Logique
Out
Sortie M5
Recommandations :
Protéger l’entrée V+ de l’AOP des possibles signaux parasites environnants
"Synchro" et BuffOut étant des fils chauds, il faut essayer de les isoler en les routant entre
deux fils froids (VSS, VDD, "AlimAop" .....)
"Vplage" et "Vanalog" doivent aussi être protégés de manière à ne pas être perturbés par
une variation brusque de tension sur un fil voisin.
Remarque :
La puce sera montée sur un boîtier connecté à un PCB spécifique.
Toutes les tensions logiques et analogiques seront commandées par soft.
Le nombre total de plots est donc estimé à 80 sans VDD et VSS.
187
ANNEXE 4
A
ANNNNEEX
XE
E4
4 :: P
PO
OIIN
NT
TS
SC
CL
LE
EP
PO
OU
UR
RL
LE
ET
TR
RA
AN
NS
SF
FE
ER
RT
T
IIN
ND
DU
US
ST
TR
RIIE
EL
L
En vue du transfert industriel, certaines parties de notre système à échantillonnage
nécessitent une attention particulière. Nous détaillons ci-après les précautions de "design", le
choix du boîtier et la conception du banc de test.
1. Précautions de "design"
Ÿ
La cellule de délai est contrôlée par deux tensions analogiques "Vanalog" et "Vplage" .
La précision d’incrémentation de "Vanalog" entre 0V et 1.5V détermine le pas d’échantillonnage.
Il est donc primordial de protéger la cellule de délai et les interconnexions véhiculant "Vanalog"
et "Vplage" d’éventuels couplages parasites. De la même manière, tous les contrôles analogiques
du motif d'intégrité du signal doivent être protégés.
Ÿ Les sondes, la porte de transmission et l’amplificateur suiveur véhiculent le signal à
mesurer. Les sondes doivent être les moins capacitives possibles pour ne pas détériorer le signal.
On choisira donc un niveau métallique élevé (loin du substrat), de longueur minimale. Afin de
comparer convenablement les résultats entre une sonde et une autre, il est nécessaire qu’elles
soient strictement identiques, de même longueur, de même largeur, de même niveau métallique.
Sonde
courte
Capteur
Capteur
Sonde longue
Mauvaise configuration des sondes.
Sondes courtes et identiques
Configuration correcte des sondes.
Configuration des sondes du système à échantillonnage
Ÿ La porte de transmission doit être optimisée de façon à trouver un compromis
offset/bande passante, qui satisfasse le cahier des charges.
189
ANNEXE 4
100
14
90
80
10
70
8
Offset (mV)
Bande Passante (GHz)
12
Compromis:
BP élevée
6
60
Compromis:
Offset faible
50
40
30
4
20
2
10
0
0
0
1
2
3
4
5
6
7
Wp = Wn (µm)
0
1
2
3
4
5
6
7
Wp = Wn (µm)
Choix d'un compromis Bande passante/Offset suivant le cahier des charges.
Ÿ Il est préférable de regrouper les portes de transmission et l’amplificateur opérationnel,
afin de les isoler et de polariser les transistors PMOS à VDD+1V par le biais d’un caisson N
spécifique et de polariser localement les transistors NMOS à VSS-1V par le biais de contacts de
polarisation du substrat entourant l’ensemble. Ceci permet d'échantillonner des signaux allant
de [VSS - 0.7 V] à [VDD + 0.7 V].
Polarisation du puits :VDD
Polarisation du puits à VDDAOP : VDD+1V
VDD
VSS
VDDAOP
Fenêtre de
mesure réduite
Polarisation du substrat :VSS
Large fenêtre
de mesure
VSSAOP
Polarisation locale à VSSAOP :VSS-1V
Bande passante limitée en amplitude
Large bande passante en amplitude
Solution pour augmenter la plage de tension mesurable.
190
ANNEXE 4
2. Choix du boîtier
Le choix du boîtier conditionne la qualité des résultats obtenus. En effet, le fonctionnement
interne du capteur de mesure provoque de forts appels de courant qui, répercutés sur les
inductances du boîtier, génèrent une fluctuation de tension parasite sur les alimentations. Ce
phénomène complique alors l'interprétation de la mesure. Il est préférable de choisir:
Ÿ Un boîtier symétrique en terme d'impédance (QFP préférable au DIL).
L = 20 mm :
(forte inductance)
Longueurs quasi identiques (10 mm):
Inductances homogènes
L = 5 mm :
(inductance moyenne)
Dual In Line (DIL): impédances très variées
Quad Flat Pack (QFP): impédances homogènes.
Géométrie de deux boîtiers différents et son impact sur les impédances des broches.
Ÿ
Une inductance minimale: suppression du support, ajout d'un plan de masse le plus
proche ( boîtier de type BGA ).
Boîtier inséré
dans le support
Soudure directe sur le
circuit imprimé
Fils à picots
inductifs
Support de puce inductif
Circuit imprimé à 4 couches
Mauvaise configuration
Configuration préférable
Choix du type de connexion du boîtier sur le circuit imprimé.
Ÿ Un nombre élevé de plots d'alimentation pour réduire l'impédance.
191
ANNEXE 4
VDD
VDD
VSS
VSS
Impédance d'alimentation élevée
Impédance d'alimentation réduite
Multiplication du nombre de plots d'alimentation pour réduire l'impédance de ces alimentations.
Ÿ Un boîtier adapté à la surface de la puce pour réduire les fils de "bonding" .
Mauvais choix de boîtier: Fils de "bonding" trop long.
Choix de boîtier optimisé: fils de "bonding" de longueur
minimale
Choisir un boîtier adapté à la surface de la puce réduit l'inductance de "bonding" .
Ÿ Une connexion du dos de la puce à un plan métallique lui même relié à la masse.
192
ANNEXE 4
Masse
Masse
Dos de puce flottant
Dos de puce connecté à la masse par l'intermédiaire du boîtier.
Polarisation de la cavité du boîtier à la masse.
3. Conception du banc de test
Le banc de test du motif d'intégrité de signal décrit au paragraphe 6.2, doit contrôler les
entrées/sorties suivantes:
Ÿ 5 générateurs de tension contrôlée par PC: "Synchro", "Vanalog", "Vanalog agresseur" ,
"Raideur de front agresseur" , "Raideur de front victime" .
Ÿ 2 mesures de tension: "Sortie 1ou 2" et "Sortie 3 ou 4" .
Ÿ 9 générateurs logiques: "Enable" , "Sélection des sondes" , "Sens des fronts agresseurs" ,
"Sens du front victime" , "Activation de l'agresseur 1" , "Activation de l'agresseur 2" ,
"Activation de l'agresseur 3" , "Activation de l'agresseur 4" et "Activation de la victime"
,.
Ÿ 4 générateurs externes: "Vplage", "Vplage agresseur", "VSSAOP", "VDDAOP",.
Ÿ 1 régulateur: "VDD"
Le banc de test nécessite un matériel relativement courant: Un PC, avec sa carte
d'acquisition, 4 générateurs de tensions externes, une carte de circuit imprimé, un régulateur,
une dizaine de câbles blindés, une nappe pour le bus de tensions logiques. Le schéma suivant
résume l'ensemble du banc de test.
193
ANNEXE 4
Bus logique
Activation Activation Activation Activation
agresseur 1 agresseur 2 agresseur 3 agresseur 4
Activation
victime
Sens
agresseurs
Sens
victime
Sélection
sondes
Enable
Sortie 3 ou 4
Sortie 1 ou 2
Circuit
imprimé de test
Raideur victime
Carte PC :
CESAR
Raideur agresseur
VDD
Vanalog agresseur
Regul.
Vanalog
Synchro
VDDAOP
V SSAOP
Vplage
Vpl. Agr.
Montage type pour le mesure d'intégrité de signal.
Ÿ Les générateurs et mesures de tension seront connectés à la puce par le biais de câbles
blindés puis de pistes de circuits imprimés les moins inductives possibles.
Ÿ Les alimentations "VDD" et "VSS" seront découplées sur la carte par des condensateurs.
Ÿ
On préférera une alimentation régulée "VDD" localisée sur la carte pour limiter le rôle
parasite des câbles d'alimentation.
Ÿ
Les tensions "Vplage" et "Vplage agresseur" étant fixes pour une mesure donnée, elles
peuvent être générées par des alimentations externes non contrôlées, tout comme
"VDDAOP" et "VSSAOP" .
Les tensions "Vanalog", "Vanalog agresseur", "Raideur de front agresseur" et "Raideur de front
victime" étant des tensions analogiques variables, elles doivent être contrôlables par logiciel. Le
top de "Synchro" sera généré de la même façon afin d’effectuer une mesure après chaque top.
194
5V
Table des matières
T
TA
AB
BL
LE
ED
DE
ES
SM
MA
AT
TIIE
ER
RE
ES
S
SOMMAIRE ..............................................................................................................................................................5
INTRODUCTION......................................................................................................................................................9
CHAPITRE 1 : EVOLUTION TECHNOLOGIQUE.............................................................................................13
1.1 – LES GRANDES TENDANCES DE L’ÉVOLUTION TECHNOLOGIQUE. ..................................................................13
1.2 – EVOLUTIONS DES INTERCONNEXIONS........................................................................................................15
1.3 – EVOLUTION DYNAMIQUE..........................................................................................................................19
1.4 – CONCLUSION...........................................................................................................................................22
CHAPITRE 2 : MODÉLISATION DES TRANSISTORS MOS ...........................................................................25
2.1 – EVOLUTION DES MODÈLES DE TRANSISTORS MOS.....................................................................................25
2.3.1 Modélisation du courant ...........................................................................................................30
2.3.2 Modélisation des capacités .......................................................................................................33
2.4 - LE MODÈLE DE MOS NIVEAU 9 DE PHILIPS (MM9) ....................................................................................35
2.4.1 Particularité du modèle ............................................................................................................35
Le cœur de MM9 :................................................................................................................................... 35
Les opérations préliminaires :.................................................................................................................. 36
Les équations de courant :........................................................................................................................ 36
2.4.2 Les équations du modèle MM9..................................................................................................37
2.4.3 Le modèle de MOS dynamique d’après MM9............................................................................38
2.5 – JUSTIFICATION D’UN MOTIF D’EXTRACTION PERSONNALISÉ ........................................................................39
2.6 – VÉHICULES ET OUTILS DE TESTS ...............................................................................................................41
2.6.1 Motifs de test spécifiques ..........................................................................................................41
Motifs à "n" transistors............................................................................................................................ 42
Motif de diode......................................................................................................................................... 44
Capacité d'oxyde...................................................................................................................................... 45
196
Table des matières
Inverseur CMOS ..................................................................................................................................... 45
2.6.2 Matériel à notre disposition......................................................................................................46
2.6.3 Technologies à notre disposition...............................................................................................47
2.7 – MÉTHODOLOGIE D’EXTRACTION DES PARAMÈTRES DES MODÈLES NIVEAU 3 ET MM9..................................47
2.7.1 Outil utilisé pour extraire les paramètres à partir des mesures .................................................47
2.7.2 Extraction des paramètres du modèle 3 ....................................................................................50
2.7.3 Extraction des paramètres du modèle MM9 ..............................................................................53
Les paramètres par défaut........................................................................................................................ 54
Choix de la batterie de transistors............................................................................................................ 55
Extraction des paramètres initiaux........................................................................................................... 55
Extraction des paramètres dépendants des tailles ..................................................................................... 57
2.7.4 Etude comparative du modèle niveau 3 et du modèle MM9.......................................................58
2.8 – CONCLUSION...........................................................................................................................................60
CHAPITRE 3 : MODÉLISATION DES INTERCONNEXIONS ..........................................................................63
3.1 – DYSFONCTIONNEMENTS DUS AUX INTERCONNEXIONS ................................................................................63
3.1.1 Fluctuation de tension sur les alimentations .............................................................................64
3.1.2 Retard de commutation.............................................................................................................65
3.1.3 Couplage diaphonique..............................................................................................................65
3.1.4 Délai induit par couplage .........................................................................................................66
3.2 – ELÉMENTS CAPACITIFS CARACTÉRISANT UNE INTERCONNEXION .................................................................67
3.2.1 Capacité vers le substrat...........................................................................................................68
Capacité plane......................................................................................................................................... 69
Prise en compte des effets de bord ........................................................................................................... 69
Approche analytique................................................................................................................................ 70
3.2.2 Capacité de couplage ...............................................................................................................72
3.2.3 Capacités de croisement ...........................................................................................................73
3.3 – ELÉMENTS RÉSISTIFS CARACTÉRISANT UNE INTERCONNEXION....................................................................75
3.3.1 Résistance par carré .................................................................................................................75
3.3.2 Rôle des VIAS ...........................................................................................................................76
3.3.3 Effet de peau.............................................................................................................................77
3.4 – ELÉMENTS INDUCTIFS CARACTÉRISANT UNE INTERCONNEXION ..................................................................78
3.4.1 Inductance d’un fil....................................................................................................................78
3.4.2 Inductance d’une interconnexion ..............................................................................................79
3.5 – MODÈLES D’INTERCONNEXIONS ...............................................................................................................81
3.5.1 Choix d’un modèle....................................................................................................................81
197
Table des matières
L’interconnexion seule ............................................................................................................................ 81
Deux interconnexions couplées................................................................................................................ 82
3.5.2 Découpage de la ligne : Vers un modèle distribué ....................................................................83
3.6 – MODÉLISATION DE BOÎTIERS ....................................................................................................................84
3.7 – CONCLUSION...........................................................................................................................................86
CHAPITRE 4 : UNE NOUVELLE MÉTHODE DE MESURE D’INTÉGRITÉ DE SIGNAL SUR PUCE.........89
4.1 - MÉTHODES DE MESURE EXISTANTES ..........................................................................................................90
4.1.1 La mesure externe : ..................................................................................................................90
4.1.2 Le test sous pointes basse fréquence: ........................................................................................90
4.1.3 Le test sous pointes haute fréquence : TDR et paramètres S......................................................91
4.1.4 La mesure par sonde à faisceau d’électrons: L’IDS ..................................................................92
4.1.5 Caractérisation du délai induit par couplage............................................................................93
4.1.6 Différence fréquentielle pour l’évaluation de la capacité vers le substrat .................................95
4.1.7 Caractérisation du couplage diaphonique sur une interconnexion. ...........................................96
4.1.7 Norme VDE ..............................................................................................................................97
4.1.8 Comparatif ...............................................................................................................................99
4.2 – DÉVELOPPEMENT DU PREMIER CAPTEUR DE MESURE ..................................................................................99
4.2.1 Un problème d’observabilité : ..................................................................................................99
4.2.2 Principe du capteur à échantillonnage....................................................................................100
Provoquer la fluctuation..........................................................................................................................101
Prélever à l’instant Ti la valeur Ui de la fluctuation ................................................................................101
Décalage temporel pour échantillonner toute la fluctuation .....................................................................103
Schéma complet du circuit......................................................................................................................104
4.2.3 Mode opératoire et mise en œuvre du système de mesure........................................................106
Description du banc de test.....................................................................................................................106
Calibration de l’amplificateur suiveur.....................................................................................................107
Calibration de l’offset général du capteur ...............................................................................................108
Calibration de la loi de délai en fonction de "Vanalog" ...........................................................................108
4.2.4 Correction à apporter.............................................................................................................110
4.2.5 Résultats d’échantillonnage en 0.7µm.....................................................................................110
4.2.6 Validation par la mesure sans contact ....................................................................................111
4.3 – CONCLUSION.........................................................................................................................................112
CHAPITRE 5 : MESURE DE L’INTÉGRITÉ DE SIGNAL EN SUBMICRONIQUE ......................................115
5.1 – OPTIMISATION DE L’ÉCHANTILLONNEUR .................................................................................................115
198
Table des matières
5.1.1 Introduction............................................................................................................................115
5.1.2 La cellule d’échantillonnage : ................................................................................................116
Optimisation de l’offset :........................................................................................................................117
Optimisation de la bande passante: .........................................................................................................119
Compromis bande passante/offset :.........................................................................................................119
5.1.3 La cellule de délai : ................................................................................................................119
5.1.4 Le système de sonde : .............................................................................................................121
5.1.5 L’amplificateur opérationnel : ................................................................................................121
5.1.6 Echantillonneur complet :.......................................................................................................123
5.2 – CALIBRATION DU CAPTEUR 0.35 µ M. ......................................................................................................125
5.2.1 Description du banc de test.....................................................................................................125
5.2.2 Vérification des performances de l’AOP .................................................................................126
5.2.3 Calibration de l’offset général du capteur ..............................................................................127
5.2.4 Calibration de la loi de délai en fonction de "Vanalog" et "Vplage" . .....................................128
5.3 – MESURE DU DÉLAI DE PROPAGATION DANS UNE INTERCONNEXION EN 0.35 .µ M.........................................130
5.4 – MESURE DU COUPLAGE DIAPHONIQUE ENTRE DEUX PISTES EN 0.35 µ M. ....................................................133
5.5 – MESURE DU DÉLAI DE COMMUTATION INDUIT PAR COUPLAGE DIAPHONIQUE EN 0.7 µ M. ............................135
5.6 – MESURE DE PERTURBATIONS SUR UNE LIGNE D’ALIMENTATION EN 0.7µ M .................................................138
5.7 – CONCLUSION.........................................................................................................................................140
CHAPITRE 6 : MESURE DE L’INTÉGRITÉ DE SIGNAL EN SUBMICRONIQUE PROFOND. .................143
6.1 – NOUVEAU CONCEPT POUR UNE CARACTÉRISATION UNIQUE......................................................................143
6.1.1 La cellule de délai : ................................................................................................................143
6.1.2 La cellule d’échantillonnage : ................................................................................................149
6.1.3 Le système de sonde : .............................................................................................................152
6.1.4 Un nouveau circuit de calibration pour le délai :....................................................................155
6.2 – CARACTÉRISATION DE L’INTÉGRITÉ DU SIGNAL. ......................................................................................156
6.3 – TRANSFERT INDUSTRIEL ET PERSPECTIVES. .............................................................................................159
CONCLUSION ......................................................................................................................................................161
GLOSSAIRE..........................................................................................................................................................163
UNITÉS ET CONSTANTES USUELLES ............................................................................................................167
ANNEXE 1 : LE MODÈLE DE MOS NIVEAU 9 DE PHILIPS (MM9).............................................................169
Particularité du modèle ...................................................................................................................169
199
Table des matières
Les équations du modèle MM9 ........................................................................................................170
ANNEXE 2 : DESCRIPTION DU PREMIER BANC DE TEST .........................................................................177
ANNEXE 3 : RAPPORT DE CONCEPTION DE LA PUCE BLUE (0.25 µM) ..................................................179
Liste des motifs :..............................................................................................................................180
Motifs de base :......................................................................................................................................180
Motifs d’analyse de ligne :......................................................................................................................181
Motifs d’analyse de lignes paramètres [S] :.............................................................................................182
Liste des plots d’Entrée / Sortie .......................................................................................................183
Motif de contrôle des lignes....................................................................................................................183
Liste des entrées/sorties du capteur.........................................................................................................184
Motifs de calibration (15 plots) :.............................................................................................................185
Motifs d’analyse de ligne (12 plots) :......................................................................................................186
Motifs d’analyse de ligne Paramètre [S] (8 plots) :..................................................................................186
ANNEXE 4 : POINTS CLE POUR LE TRANSFERT INDUSTRIEL.................................................................189
1. PRÉCAUTIONS DE "DESIGN".........................................................................................................................189
2. CHOIX DU BOÎTIER......................................................................................................................................191
3. CONCEPTION DU BANC DE TEST ...................................................................................................................193
TABLE DES MATIERES .....................................................................................................................................196
200

1 NNOOM M ::: DELMAS - BEN DHIA PPrréénnoom m : Sonia Mots

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