Développement de nouvelles architecture de sélecteurs pour

Développement de nouvelles architecture de sélecteurs pour mémoires non-volatiles
embarquées dans des plateformes technologiques avancées 28nm
FAGOT Jean-Jacques, BOIVIN Philippe, DELERUYELLE Damien
STMicroelectronics
ZI Peynier Rousset
13106 Rousset Cedex
IM2NP – Aix-Marseille Université
Technopôle de Château Gombert
35 rue Enrico Fermi
13453 Marseille Cedex 13
E-mail : [email protected]
Résumé
L’objectif est de développer, pour les prochaines
générations de mémoires non-volatiles résistives en
technologies avancées 28nm, des sélecteurs permettant de
garantir les spécifications imposées par la cellule mémoire et
par le microcontrôleur à ultra basse consommation, à savoir :
-
Faible consommation énergétique du point mémoire
-
Faible coût
-
Haute densité d’intégration
-
Rapidité d’accès en lecture
-
Excellent fiabilité
Basée sur les avancées technologiques des cellules PCM
développées à ST Agrate en technologie 80nm, cette étude
vise à explorer des architectures très innovantes de sélecteurs
adaptées aux mémoires résistives à changement de phase puis
filamentaire. Le travail s’appuiera sur la plateforme
technologique 28nm et bénéficiera de l’expertise acquise à ST
Rousset, ST Agrate et au laboratoire IM2NP sur ce type
d’architectures et de procédés.
1.Introduction
Les microcontrôleurs couvrent de nombreux domaines
d’applications demandant des vitesses de fonctionnement
plus élevées, des interconnexions plus rapides avec une
grande multiplicité de protocoles de communications et
de périphériques analogiques. Parallèlement, l’intégration
de grandes capacités de mémoire non-volatile
programmable permet une évolution des fonctionnalités
et d’embarquer des logiciels et des systèmes
d’exploitation plus complexes et sophistiqués. Enfin, de
nombreux efforts sont consacrés à la réduction de la
consommation énergétique, non seulement pour
augmenter l’autonomie des applications (téléphone
portable, tablette, implants biomédicaux, applications
« Internet of Things », etc) mais également pour
améliorer les systèmes fixes (téléviseurs, électroménager,
etc).
Dans ce contexte, la migration technologique des
plateformes e-NVM (Embedded Non-Volatile Memory),
aujourd’hui en très grande majorité à base de mémoires
Flash, vers des technologies à ultra basse consommation
est un défi majeur pour répondre aux exigences des
nouveaux marchés pour les microprocesseurs à mémoire
non-volatile embarquée. Les nouvelles technologies de
mémoires résistives à accès aléatoire (RRAM, OxRAM)
ou à Changement de Phase (PCM ou PRAM) sont des
candidates prometteuses au remplacement de la
technologie des mémoires flash, en raison de leur
structure simple et de leur fonctionnement à faible
puissance. Récemment, les technologies RRAM ayant
des cellules de mémoires résistives agencées dans des
configurations « à barres croisées » ou cross-bar ont
démontré une intégration à haute densité très intéressante
pour les applications embarquées.
Figure 1. Schéma de principe d’un point mémoire (couple
sélecteur / cellule mémoire)
STMicroelectronics développe aujourd’hui ses
technologies les plus avancées (28nm, 14nm, 10nm, etc)
sur substrat Ultra Thin Body and Box (UTTB) SOI et
grille de type High-K Metal Gate (HKMG) marquant une
rupture technologique au niveau des dispositifs, circuits
logiques et analogiques, mémoires et des matériaux
(oxydes, grilles métalliques, etc). Ce déploiement
technologique vise à proposer des microprocesseurs très
performants qui présentent notamment des temps d’accès
très bas aux modules de mémoire.
Afin de bénéficier de l’apport de nouvelles
technologies de mémoire non-volatiles en termes de
consommation, vitesse de programmation et temps
d’accès, il est nécessaire de lever les verrous
technologiques concernant la compatibilité avec la
technologie du CMOS. L’industrialisation d’une
technologie mémoire, associé à son dispositif de
sélection, devra donc permettre de satisfaire les critères
de performances précédemment évoqués tout en
conservant une compatibilité d’intégration avec les
parties logiques pour les nœuds technologiques avancés,
notamment grâce à une intégration en fin de procédé de
fabrication.
2. Etat de l’art
L’introduction, à partir du nœud technologique 28nm,
de nouveaux matériaux pour définir la plateforme CMOS
logique comme le substrat SOI, les grilles métalliques et
les oxydes de grille high-k tels que le HfSiON,
complexifient l’intégration de cellules mémoires nonvolatiles de type flash, notamment pour ne pas affecter
les performances de la partie logique. Les mémoires de
type BEOL (Back-End Of Line) sont les candidates
privilégiées car leur intégration en fin de procédé de
fabrication est moins perturbante pour la partie logique.
Cependant, pour des raisons de maturité technologique,
certains compétiteurs comme Renesas ou TSMC
continuent l’intégration de mémoires à stockage de
charge sur le nœud 28nm [1, 2]. L’intégration de
mémoires non-volatiles performantes reste donc un
challenge majeur pour les prochaines années.
Une solution peut être apportée par des mémoires de
type Back-End comme les mémoires magnéto-résistives
STT-RAM [3, 4], à changement de phase PCM [5], les
ferroélectriques FRAM [6] ou encore les mémoires
résistives de type RRAM [7-11]. L’organisation des
données dans une architecture de mémoire de type eNVM nécessite un adressage de type NOR permettant un
accès direct au contenu du point mémoire, par opposition
au matriçage type NAND, le plus répandu dans les
mémoires non-volatiles, où l’on accède aux donnés
séquentiellement. Les cellules mémoires sont donc
regroupées dans des plans mémoire et adressées par
l’intermédiaire d’un grand nombre de lignes et de
colonnes. Les colonnes et les lignes seront
respectivement dénommées lignes de bits ou « BitLines » et lignes de mots ou « Word-Lines », à
l’intersection desquelles se trouvent les points mémoire
individuels. Un circuit spécifique nommé décodeur se
charge de décoder l’adresse et de la convertir en ligne et
en colonne pour programmer ou lire la donnée.
L’architecture du point mémoire comporte un élément
de commutation résistif qui peut basculer de façon
réversible entre un état de résistance élevée et un état de
faible résistance suite à une impulsion de courant ou de
tension ainsi qu’un élément distinct, appelé sélecteur [1214], permettant de ne sélectionner qu’un seul élément
résistif le long d’une même ligne de bits ou ligne de mots.
Le rôle du sélecteur consiste donc à réduire, voire
supprimer, les courants de fuite circulant au travers des
cellules mémoires non-sélectionnées au sein de matrices
cross-bar (ces chemins de fuites sont appelés « sneak
path »). En effet, lors de l’adressage d’une cellule
mémoire, un courant de fuite parasite peut circuler le long
de chemins détournés formés par des cellules mémoires
adjacentes non-sélectionnées et dans un état de faible
résistance. En plus d’une surconsommation, ces chemins
de fuite parasites peuvent donc altérer la lecture des
données.
Plusieurs défis technologiques ont été identifiés dans
la mise en œuvre des dispositifs de sélection pour les
mémoires résistives. En particulier, il s’agit de réduire les
courants de fuite (Ioff) des cellules non-sélectionnées lors
des phases de lecture mais également d’être capable de
délivrer de forts courants (Ion) aux cellules sélectionnées
en phase d’écriture. A noter que la réduction des courants
de fuite permet l’intégration de plan mémoires de plus
grande capacité tout en simplifiant la circuiterie
périphérique, en particulier la surface des décodeurs,
permettant ainsi une réduction des coûts de production.
Par-delà la performance électrique, la surface de cet
élément peut donc avoir un impact décisif sur la viabilité
économique de la solution technologique proposée.
Dans ce contexte, quelques un des critères les plus
critiques pour le choix d’un sélecteur ont été identifiés :
Facteur de non-linéarité Ion/Ioff > 108
Courant de commande Ion/unité de surface pouvant
atteindre 4 à 12 MA/cm2
Compétitivité du coût : taille, procédé de
fabrication, etc
Figure 2. Aperçu subjectif des différents sélecteurs
Les sélecteurs peuvent être des dispositifs à deux ou
trois terminaux (e.g. diodes ou transistors). Diverses
structures à 2 terminaux telles que des diodes Schottky,
Zener, tunnel ou des commutateurs volatils (interrupteurs
de seuil, commutateurs de Mott, dispositifs d’accès–
Mixed-Ionic-Electronic-Conduction [15] ont été proposés
en tant que sélecteurs. Le développement de ces solutions
s’accompagne de travaux portant sur les matériaux semiconducteurs et/ou sur de nouveaux matériaux.
Concernant l’utilisation de transistors MOS ou bipolaires
en tant que dispositifs de sélection, notons que leur
intégration impose des contraintes propres à la cellule
mémoire (en particulier le courant nécessaire à la
programmation).
Enfin, les schémas électriques correspondant à chaque
association cellule mémoire / sélecteur sont
complétement différents [16, 17]. Le choix du point
mémoire (i.e. couple cellule mémoire / sélecteur) influe
donc sur la totalité du projet de création du produit à
mémoire embarquée.
Figure 3. Schéma simplifié d’un sélecteur type MOS
3. Etudes préliminaires
Les temps de cycle de fabrication d’une cellule de test
sur silicium étant relativement longs (plusieurs mois), des
simulations de process sont effectuées en parallèle, et
permettent ainsi d’anticiper les éventuels problèmes
pouvant être rencontrés et d’ajuster les futures étapes de
fabrication des prototypes. Ces simulations permettent
également de tester des structures plus originales et de
confirmer leur faisabilité et leur intérêt, ou au contraire,
de les écarter des candidats viables.
Les études préliminaires montrent des résultats très
concluants et les premiers essais sur silicium seront
disponibles très prochainement.
4. Conclusions
L’enjeu, la complexité et les contraintes importantes
font de ce projet un défi majeur pour STMicroelectronics.
Grace à des résultats prometteurs sur les études en cours,
des architectures plus complexes sont aussi en
développement. Elles permettront de fiabiliser le produit
et d’assurer sa pérennité sur des nœuds technologiques
avancés.
Références
[1] Renesas Electronics Develops 28nm Embedded Flash
Memory Technology that Realizes Even Faster Read and
Rewrites Speeds for Automotive Microcontrollers
[2] N. Doh et al., “Scaling of Logic-Process-Compatible SplitGate Flash Memory from 90 nm to 28 nm Technology
Node”, LETI Memory Workshop (2015)
[3] H. Mahmoodi et al., « Resistive Computation: A critique »,
IEEE Computer Architecture Letters (2015)
[4] J. Das et al., “Recent Trends in Spintronics-based
Nanomagnetic Logic”, SPIN (2014)
[5] C.H. Lam et al., “Phase Change Memory and its Intended
Applications”, Proc. IEEE International Electron Device
Meeting (IEDM) (2014)
[6] J. Muller et al., “Ferroelectric Hafnium Oxide A Game
Changer to FRAM? », Proc. IEEE Annual Non-Volatile
Memory Technology Symposium (NVMTS) (2014), pp 1-7
[7] H.-S.P. Wong et al., “Metal-Oxide RRAM”, Proc. of the
IEEE (2012), pp 1951-1970
[8] S. Lee et al., “Metal Oxide-Resistive Memory Using
Graphene-edge Electrodes”, Nature Communications, vol. 6
(2015)
[9] J. Yanfeng et al., “A Future Way of Storing Information:
Resistive Random Access Memory”, IEEE Nanotechnology
Magazine (2015), pp 12-17
[10] Z. Zhang et al., « All-Metal-Nitride RRAM devices »,
IEEE Electron Device Letters (2015), pp 29-31
[11] C.G. Lien et al., “Overview and High Density Application
of HfOx based RRAM”, Proc. of Solid-State and Integrated
Circuit Technology (ICSICT) (2014), pp 1-4
[12] B.Govoreanu et al., “Thin-Silicon Injector (TSI): An AllSilicon Engineered Barrier, Highly Nonlinear Selector for
High Density Resistive RAM Applications Memory
Workshop (IMW)”, IEEE International (2015)
[13] Sangheon Lee et al., “Comprehensive Methodology for
ReRAM and Selector Design Guideline of Cross-point
Array Memory Workshop (IMW)”, IEEE International
(2015)
[14] S. Yu et al., “Compact Modeling of Conducting-Bridge
Random-Access Memory (CBRAM)”, IEEE Transactions
on Electron Devices (2011), pp 1352-1360
[15] MIEC Access Device for 3D-Crosspoint Nonvolatile
Memory Arrays
[16] K.-J. Lee et al., “A 90nm 1.8V 512Mb Diode-Switch
PRAM With 266MB/s Read Throughput”, IEEE Journal of
Solid-State Circuits (2008), pp 150-162
[17] W.Y. Cho et al., « A 0.18μm 3.0V 64Mb Nonvolatile
Phase-Transition Random Access Memory (PRAM)”, IEEE
Journal of Solid-State Circuits (2005), pp 293-300