Cela - electronique-3D

Transcription

Electronique
Electronique Numérique
Numérique
A. Oumnad - Ecole Mohammadia d'Ingénieurs
1
Famille des circuits Logique
Les circuits intégrés (logique) sont classés suivant leur caractéristiques et
performances électriques et leur technologies de fabrication
•
•
•
•
•
La tension d’alimentation
Les niveaux logiques en entrée et en sorties
Les courant en entrée et en sorties
La température de fonctionnement
Les performances dynamiques
• Technologie Bipolaire
• Technologie CMOS
• BiCMOS
2
Nomenclature Commerciale
La nomenclature commerciale doit permettre (facilement) de déterminer la
famille logique du circuit. Les constructeurs de circuit logiques ont
finalement commencé à utiliser une nomenclature unifiée
1
2
3
7
8
SN
74
LS
76
N
1 – Circuit normal ou ayant une spécification particulière.
SN=normal
2 – Série (température), 74=civile[0,70°], 54=militaire[-55,125°]
3 – Famille (Ici : Low power Schottky)
4,5,6 – On peut s’en passer pour le moment
7 – La référence du circuit : 76 = 2 bascules JK
8 – Boîtier : N = dual in line plastique
3
Conventions pour tension et courants
I IL
I IH
Vcc
H
I IL
VIH
ICC
IOL
VOL
I IL
VIL
IOH
VOH
I IH
I IL
4
Modèle simplifié d’une porte Logique
Vcc
Vi1
Vi2
Q1
Logique
Vin
Vo
Q2
Q1
Q1fermé
fermé: :sortie
sortieau
auniveau
niveauhaut
haut
Q2
Q2fermé
fermé: :sortie
sortieau
auniveau
niveaubas
bas
Q1
Q1et
etQ2
Q2fermés
fermés: :interdit
interditpar
parlalalogique
logique(court
(courtcircuit)
circuit)
Q1
Q1et
etQ2
Q2ouvert
ouvert: :sortie
sortieen
enhaute
hauteimpédance
impédance
5
Famille TTL : Transistor Transistor Logique

Utilise
Utilisedes
destransistors
transistorsbipolaires.
bipolaires.
S’alimente
S’alimentepar
par5V
5V
constituée
constituéede
deplusieurs
plusieursvariantes
variantes::
74
74: :TTL
TTLStandard,
Standard, Obsolète
Obsolète, ,(10ns,
(10ns,10
10mW)
mW)
74
74HH: :High
HighSpeed,
Speed,Obsolète
Obsolète, ,(6ns,
(6ns,22
22mW)
mW)
74
74LL: :Low
LowPower,
Power,Obsolète
Obsolète, ,(33ns,
(33ns,11mW)
mW)
74
74SS: :Schottky,
Schottky,remplacée
remplacéepar
parAS
AS, ,(3ns,
(3ns,19
19mW)
mW)
74
74LS
LS: :Low
LowPower
PowerSchottky,
Schottky,fortement
fortementutilisée
utiliséependant
pendantlongtemps,
longtemps,
elle
est
maintenant
en
perte
de
vitesse
(10ns,
2
mW)
elle est maintenant en perte de vitesse (10ns, 2 mW)
74
74AS
AS: :Advanced
AdvancedSchottky
Schottky, ,(1.5ns,
(1.5ns,88mW)
mW)
74
74ALS
ALS: :Advanced
AdvancedLow
LowPowe
PoweSchottky
Schottky, ,(4ns,
(4ns,11mW)
mW)
74
74FF: :Fast
Fast, ,rare
rare(3.7ns,
(3.7ns,5.5
5.5mW)
mW)
6
Porte TTL élémentaire 7400
Vcc=5V
R2
1.6K
R1
4K
E1
Vi1
Vi2
R4
130Ω
B3
B1
B2
Q1
E2
D3
Q2
Vo
C1
Q4
R3
1K
Vcc
1
13
2
12
3
11
4
10
5
9
6
8
7
GND
i1
Q3
B4
14
Le
Letransistor
transistorQ1
Q1ne
nefonctionne
fonctionnepas
pasen
en
transistor
transistormais
maisseulement
seulementcomme
comme
trois
troisdiodes
diodesreliée
reliéepar
parleurs
leursanodes
anodes
VVi1=V
=Vi2=0
=0Æ
ÆVVB1 ==0.7V
0.7V
i2
B1
Æ
ÆQ2
Q2et
etQ4
Q4bloqués
bloqués
Æ
ÆQ3
Q3conduit
conduitet
etlalasortie
sortieest
estde
de
l’ordre
l’ordrede
de44Volts
Volts
VVi1 ==VVi2 ==5V,
5V,sisiles
lesjonctions
jonctionsB1-Ei
B1-Ei
i1
i2
conduisent
conduisentÆ
ÆVVB1B1=5.7V
=5.7VÆc’est
Æc’esttrop
trop
pour
pourles
les33jonctions
jonctionsen
ensérie
série
Æ
ÆLes
Lesjonctions
jonctionsB1-C1,
B1-C1,B2-E2
B2-E2et
et
B4-E4
2.1VÆ
Æ
B4-E4conduisent
conduisentÆ
ÆVVB1B1==2.1V
les
lesjonction
jonctiond’entrée
d’entréebloquées
bloquées
Æ
ÆQ2,Q4
Q2,Q4saturé,
saturé,VVB3B3=0.9V
=0.9VÆ
ÆQ3
Q3
bloqué
bloquéÆ
Ælalasortie
sortieest
estde
del’ordre
l’ordre
de
0.2V
de 0.2V
7
Caractéristique de transfert
Si
Si on
on fait
fait varier
varier la
la tensions
tensions d’entrée
d’entrée entre
entre 00 et
et
5V.
5V. On
On obtient
obtient la
la caractéristique
caractéristique de
de la
la porte.
porte.
D’après
D’après cette
cette courbe
courbe on
on peut
peut essayer
essayer de
de
déterminer
déterminerles
lesniveaux
niveauxlogiques
logiques::
Vo
4
Niveau
Niveaubas
basen
enentrée
entrée::[0V-1.2V]
[0V-1.2V]
3
Niveau
NiveauHaut
Hauten
enentrée
entrée::[1.3V-5VV]
[1.3V-5VV]
2
Niveau
Niveaubas
basen
ensortie
sortie::0.2V
0.2V
Niveau
Niveauhaut
hauten
ensortie
sortie::[2.8V
[2.8V––4V]
4V]
1
0.4
1
2
3
4
Vi
8
Dans la pratique
Si on trace cette caractéristique
• Pour plusieurs circuits 7400,
• Pour le même Circuit mais à différentes températures
• Pour le même Circuit mais à différentes charges
On obtient une dispersion des courbes
Vo
4
3
Il faut donc prendre une
MARGE de sécurité
2
1
0.4
1
2
3
4
5
Vi
9
Niveau logique TTL en entrée
C’est nous qui appliquons les tension d’entrée,
C’est à nous d’éviter la zone de transition qui peut introduire des erreurs
Vo
4
VILmax = 0.8 V
3
VIHmin = 2 V
2
1
0.4
Bas
1
VILmax
2
3
4
5
Vi
Haut
VIHmin
10
Les niveaux de sortie
C’est la porte qui impose la tension de SORTIE mais :
Si on demande trop de courant à
une sortie au niveau haut, alors la
tension de sortie baisse
L
Si on injecte trop de courant à une
sortie au niveau bas, alors la
tension de sortie monte
Vcc
H
IOH
Faible
charge
Faible
charge
H
L
IOL
11
Niveau logique TTL en Sortie
VOLmax = 0.4 V
VOHmin = 2.4 V
Vo
4
Haut
3
VOHmin
2.4
2
Zone interdite
1
VOLmax
0.4
Bas
1
2
3
4
5
Vi
12
Niveaux logique de la famille TTL 5V (récap)
5
5
haut
haut
2.4
2
0.8
Bas
0
Bas
0.4
0
13
Immunité au bruit
Les signaux issus de la porte A doivent être
interprétés correctement par la porte B
5
5
haut
Marge de
sécurité
haut
2.4
2
A
B
0.8
0.4
0 Bas
Bas 0
Marge de
sécurité
Immunité au bruit : ΔVN = 0.4 V
14
Autre façon de Voir l’immunité au bruit
Impulsion
parasite
2.4
2
0.8
0.4
VIHmin
VILmax
t
15
Les courants d’entrée
Niveau Haut
IIH
IIL
Niveau Bas
IILmax = 1.6 mA
IIHmax = 40 µA
16
Les courants de sortie
Le courant de sortie dépend de la charge branchée à la sortie :
Une ou plusieurs portes
Charge résistive ou autre
IIL
I0L
IIH
I0H
IIL
IIL
V0H
IIL
[2.4V - 4V]
Si IOL augmente
Alors VOL augmente
Risque de dépasser 0.4 V
Ne sera plus interprétée
Comme niveau bas
IIH
IIH
V0L
[0V - 0.4V]
I0H
V0H
IIH
Si IOH augmente
Alors VOL diminue
Risque de passer en dessous de 2.4 V
Ne sera plus interprétée
Comme niveau haut
17
Courant de Sortie fam TTL
Les
Les constructeurs
constructeurs garantissent
garantissent que
que dans
dans le
le cas
cas le
le plus
plus
défavorable
défavorable::
Niveau
reste inférieure à
Niveau Bas
Bas :: la
la tension
tension de
de sortie
sortie VVOL
OL reste inférieure à
VVOLmax
= 0.4 V tant que le courant de sortie IOL (injécté
OLmax = 0.4 V tant que le courant de sortie IOL (injécté
dans
dansla
laporte)
porte)reste
resteinférieur
inférieuràà 16
16 mA
mA
Niveau
reste supérieure
Niveau Haut
Haut :: la
la tension
tension de
de sortie
sortie VVOH
OH reste supérieure
àà VVOHmin
= 2.4 V tant que le courant de sortie I OH
OHmin = 2.4 V tant que le courant de sortie IOH
(fourni
(fournipar
parla
laporte)
porte)reste
resteinférieur
inférieuràà 0.4
0.4 mA
mA
18
Les courants de la famille TTL
IIIHmax
= 40 µA
IHmax = 40 µA
IIOLmax
= 16 mA
OLmax = 16 mA
IIILmax
=
1.6
mA
=
1.6
mA
ILmax
IIIHmax
= 0.4 mA
IHmax = 0.4 mA
19
Sortance
La
LaSORTANCE
SORTANCEreprésente
représentele
lenombre
nombremax
maxde
de
portes
portesque
quel’on
l’onpeut
peutbrancher
brancherààla
lasortie
sortied’une
d’une
autre
autreporte
portesans
sansdégrader
dégraderles
lesniveaux
niveauxlogiques
logiques
IILmax
IIHmax
1.6mA
40µA
IOLmax
IOHmax
16mA 1.6mA
0.4mA
1.6mA
40µA
V0L
V0H
1.6mA
Sortance
Sortance ==
40µA
40µA
IOLmax
IILmax
==
IOHmax
IIHmax
== 10
10
20
Puissance Dissipée
La
La porte
porte ne
ne consomme
consomme pas
pas le
le même
même courant
courant quand
quand
sa
sasortie
sortieest
estau
auniveau
niveauhaut
hautet
etau
auniveau
niveaubas
bas
5V
Icc
IICCHtyp
=
1mA
=
1mA
CCHtyp
Pd typ
IICCLtyp
=
3mA
=
3mA
CCLtyp
1mA + 3mA
=
× 5V = 10 mW
2
La
gèrement avec
équence. On
La consommation
consommation augmente
augmente lélégèrement
avec lala frfréquence.
On peut
peut
consid
érer lalavaleur
’à une
équence de
considérer
valeurde
de10
10mW
mWvalable
valablejusqu
jusqu’à
unefrfréquence
de11MHz
MHz
21
Comportement dynamique
Entrée
TTPtyp
=
10ns
=
10ns
Ptyp
Sortie
TPHL
TPLH
TTPHLtyp
=
8ns
=
8ns
PHLtyp
Fmax =
TPLH
TTPLHtyp
=
12ns
=
12ns
PLHtyp
1
1
=
= 50 MHz
+ TPHL 20ns
22
Porte collecteur Ouvert
La
Lamajorité
majoritédes
descircuit
circuitTTL
TTLon
ondes
dessortie
sortietotem-pole
totem-pole
Certains
Certainscircuits
circuitsont
ontdes
dessorties
sortiesCollecteur
CollecteurOuvert
Ouvert
La
Lapartie
partiehaute
hautedu
dutotem-pole
totem-poleaaété
étésupprimée
supprimée
5V
R4
130Ω
Q3
D3
Q4
5V
Vi1
Vi2
Q1
SiSi Q4
Q4 est
est conducteur,
conducteur, lala sortie
sortie est
est au
au
niveau
bas
niveau bas
Totem pole
SiSi Q4
est
bloqué,
la
sortie
est
Q4 est bloqué, la sortie est
déconnectée.
déconnectée. Le
Le niveau
niveau haut,
haut, peut
peut
être
obtenu
par
une
résistante
externe
être obtenu par une résistante externe
Vc
Q2
Vo
Q4
Porte collecteur
Ouvert
23
Avantage des portes collecteur ouvert
La
La tension
tension Vc
Vc peut
peut aller
aller jusqu’à
jusqu’à 30v
30v et
et lele courant
courant absorbé
absorbé par
par
lala porte
porte peut
peut aller
aller jusqu’à
jusqu’à 40
40 mA.
mA. Cela
Cela permet
permet par
par exemple
exemple
de
decommander
commanderun
unRelais
Relaisdirectement
directement
On
On peur
peur connecter
connecter deux
deux sorties
sorties pour
pour faire
faire un
un ET
ET câblé
câblé :: Pour
Pour
que
quelalasortie
sortiesoit
soitH,
H,ililfaut
fautque
queles
lesdeux
deuxsorties
sortiessoit
soitHH
Vc
Vc
relais
ET cablé
24
Porte à Sortie 3 états (Tristate)
33niveaux
niveauxlogiques
logiques::
Niveau
NiveauBas
Bas(L)
(L)
Niveau
NiveauHaut
Haut(H)
(H)
Niveau
NiveauHaute
HauteImpédance
Impédance(HZ)
(HZ)
5V
ComQH
ComQL
QH
sortie
QL
Étage de sortie
ComHZ
ComHZ
ComHZ
ComHZ == 11 :: fonctionnement
fonctionnement
normal
normal::sortie
sortie22états
états
ComHZ
ComHZ == 00 :: 22 transistors
transistors
bloqués,
bloqués, sortie
sortie déconnectée
déconnectée ==
haute
hauteimpédance
impédance
25
TTL : Sorties 3 états (2)
Vcc=5V
R2
1.6K
R1
4K
R4
130Ω
Q3
Vi1
Vi2
Q2
Q1
D3
Vo
Q4
Vc
R3
1K
26
Utilisation des circuits tristate
HZ
Circuit
Circuit11
HZ
Circuit
Circuit11
HZ
Circuit
Circuit11
Seul
Seul le
le circuit
circuit qui
qui est
est
sélectionné
sélectionné pour
pour écrire
écrire
dans
dans le
le bus
bus doit
doit être
être en
en
basse
basse impédance,
impédance, tous
tous
les
les autres
autres doivent
doivent être
être
déconnectés
déconnectés c.a.d
c.a.d en
en
haute
haute impédance
impédance
BUS
27
Porte avec entrée Trigger de Schmitt
La
La caractéristique
caractéristique de
de transfert
transfert
comporte
un
hystérésis.
comporte un hystérésis. Le
Le seuil
seuil
de
de basculement
basculement H-L
H-L n’est
n’est pas
pas lele
même
même que
que lele seuil
seuil de
de
basculement
basculementL-H
L-H
Vo
4
3
2
1
Vi
0.4
0.8
1.2
1.6
2

Mise
Miseen
enforme
formedes
dessignaux,
signaux,
retardateur
retardateurd'impulsions,
d'impulsions,
élargisseur
élargisseurd'impulsions,
d'impulsions,
oscillateurs
oscillateurs
28
Mise en forme des signaux
Oscillations
Signal variant lentement
Basculement
instantané
29
TTL Schottky et Low Power Schottky
Vcc=5V
Vcc=5V
R2
900Ω
R6
50Ω
R1
2.8K
R1
20K
Q3
74S00
Q2
R3
120Ω
Q3
74LS00
Q4
Q1
R2
8K
Q4
D1
R5
3.5k
Vo
R7
Vi1
4k
Q1
Vi2
Vi1
D2
Q6
Vi2
D1
D2
R3
500Ω
12k
R4
250Ω
D3
D4
Vo
R4
Q5
R5
1.5k
Q5
R6
3k
Q2
Ces
Cestechnologies
technologiesutilise
utilisedes
desdiodes
diodeset
etdes
destransistors
transistorsSchottky
Schottkyqui
quion
on
lala particularité
particularité de
de ne
ne pas
pas se
se saturer
saturer et
et de
de commuter
commuter plus
plus
rapidement.
rapidement. En
En baissant
baissant lala valeur
valeur des
des résistance
résistance sur
sur lala 74S,
74S, on
on
accélère
accélère lalacommutation
commutationmai
maion
onaugmente
augmentelalaconsommation
consommation
30
Quelques courbes
VOH
VOL
31
Tableau comparatif
VILmax
VIHmin
VOLmax
VOHmin
Tp (ns)
Pd (mW)
IILmax (mA)
IIHmax (µA)
IOLmax (mA)
IOHmax (mA)
Fmax (Mhz)
74
0.8
2
0.4
2.4
10
10
1.6
40
16
0.4
35
74S
0.8
2
0.5
2.7
3
19
2
50
20
1
125
74LS
0.8
2
0.5
2.7
9.5
2
0.4
20
8
0.4
40
74AS
0.8
2
0.5
2.7
1.5
8.5
0.5
20
8
2
200
74ALS
0.8
2
0.5
2.5
4
1
0.2
20
8
0.4
70
32
Famille CMOS (MOS Complémentaire)

Fabriquée
Fabriquéeavec
avecdes
desMOS
MOSààenrichissement
enrichissementcanal
canalNNet
etcanal
canalPP
Consommation
Consommationquasi
quasinulle
nulleen
enbasse
bassefréquence
fréquence
AAl’origine
l’originetrès
trèslente
lente(série
(série4000),
4000),aujourd’hui,
aujourd’hui,on
onsait
saitfabriquer
fabriquer
des
descircuit
circuitCMOS
CMOSrapide
rapide
Souplesse
Souplessed’alimentation
d’alimentation 3V
3V<<Vdd-Vss
Vdd-Vss<<18
18
Meilleure
Meilleureimmunité
immunitéau
aubruit
bruit
ID
ID
D
D
B
G
B
G
V GB
S
VTH =1V
V GB
VTH = -1V
VGS < VTH
OFF , R =1010 Ω
V GS > VTH
VGS >> VTH
ON , R = qq 100enes Ω
V GS << VTH
S
OFF , R =1010 Ω
ON , R = qq 100enes Ω
33
Structure de la porte élémentaire
Vo
VDD
Vdd
Sans buffer
P
Vi
Q1
n
Q2
Vss
Vss==00pour
poursimplifier
simplifier
=-Vdd, ,VVGS2=0,
Vo Vi=0,
Vi=0,VVGS1
GS1=-V
dd
GS2=0,
Q1:ON,
Q1:ON,Q2:OFF,
Q2:OFF,Vo=V
Vo=Vdd
dd
Vi=V
=0, VGS2=V
,
dd
Vi=Vdddd, ,VVGS1
GS1=0, V
GS2=V
dd,
Q1:OFF,
Q1:OFF,Q2:ON,
Q2:ON,Vo=0
Vo=0
VSS
Vss
VT =
VDD
Avec buffer
Vi
Vss
VT
Vdd
V DD + V SS
2
Buffer
Vo
Q1
Vdd
Vo
Vi
Q2
Vss
VSS
Vi
Vss
VT
Vdd
34
Porte NAND et NOR
VDD
Vi1
VDD
Q1
Vi1
Q1
Q2
Vo
Vi2
Q2
Vi2
Vo
Q3
Q3
Q4
Q4
VSS
VSS
35
Niveaux logiques
Vo
∆Vo H
Vdd
Io
Io<<1µA
1µA ::∆Vo
∆Vo==0.05V
0.05V
Io
Io<<0.5mA
0.5mA::∆Vo
∆Vo==10%Vdd
10%Vdd
Io
Io>>0.5mA
0.5mA::voir
voircourbes
courbes
∆Vo L
0
Bas
∆Vi
Vi
Haut
VT
Vdd
∆Vi
Sans
Sansbuffer
buffer::∆Vi
∆Vi==20%
20%VVDD
DD
Avec
Avecbuffer
buffer::∆Vi
∆Vi==30%
30%VVDD
DD
36
Courants de la famille CMOS
VDD
Le courant d’entrée est nul car on attaque sur des
grilles isolées
Le courant de sortie circule à travers la résistance
RDSON du MOS conducteur.
La chute de tension dans cette résistance fait que
VO dépend fortement de IO
VOH
charge
5
4
25°
IOH
2
2
1
1
charge
1
2
VOL
3
VOH
VSS
IOL
4
3
Q2
25°
5
Vdd
Vo
Vi
Vdd
VOL
Vss=masse
Vdd=5v
Q1
3
4
5
6
7
8
IOH
mA
1
2
3
4
5
IOL
mA
37
Immunité au bruit
Les signaux issus de la porte A doivent être interprétés correctement par la porte B
5 haut
haut 5
A
Marge de
sécurité
B
Marge de
sécurité
0 Bas
Bas 0
Immunité au bruit : ΔVN = ΔVi - ΔVo
On peut augmenter l’immunité en augmentant l’alimentation
38
Sortance
La sortance n’est pas limitée par les courants puisque
le courant d’entrée des portes CMOS est nul.
Mais chaque porte branchée ajoute sa capacité (7.5
pF) qui augmente la capacité de charge ce qui
détériore le temps de propagation
Dans la pratique, on évite de dépasser une sortance
de 50
39
Comportement dynamique
Le temps de propagation dépend du circuit RC constitué de RDS
et de la capacité de charge
A chaque basculement, il faut charger ou décharger C à travers
la résistance RDS. (τ = RDS C)
Il faut Diminuer C et augmenter VDD (pour diminuer RDS)
t
RDS
p(ns)
200
1
=
k (VGS − Vth )
T=25°C
VDD
5V
10V
100
RDS
15V
Ccharge
C L(pF)
100
200
40
Consommation
En statique la porte ne consomme rien un des deux transistors
est bloqué
Quand Vi = VT (basculement), les deux transistors conduisent
simultanément et un courant circule entre Vdd et la masse
En haute fréquence, on a beaucoup de basculement, donc la
consommation augmente
P(mw)
Vo
1.5
1
Idd
0.5
Vi
f(Hz)
1k
10k
100k
1M
41
Quelques Variantes de la famille CMOS
Serie 4000 : CMOS standard (l'ancêtre)
74C
: série 4000 avec brochage TTL
74AC
: advanced CMOS
74ACT : advanced CMOS compatible TTL
74HC
: High-Speed CMOS Logic
74HCT : High-Speed CMOS Logic compatible TTL
74AHC : Advanced High-Speed CMOS Logic
74AHCT : Advances High-Speed CMOS Logic compatible TTL
74BCT : BiCMOS technology
74ABT : Advanced BiCMOS
74LV
: Low Voltage HCMOS Technology
74LVC : Low Voltage CMOS
74ALVC : Advanced Low Voltage CMOS
74LVT : Low Voltage Technology
74ALVT : Advanced Low Voltage Technology
74ALB : Advanced Low voltage BiCMOS
74CBTLV : Low Voltage Bus Switches (Crossbar technology)
42
Pinout de la famille 74C
Les circuit la famille 74C sont les même
que les circuit de la série 4000 sauf qu’il
ont le même brochage que la famille TTL
Vcc
Vcc
14
13
12
11
10
9
8
14
13
12
11
10
9
8
1
2
3
4
5
6
7
1
2
3
4
5
6
7
GND
GND
7400
74C00
74xx00
CD 4011
43
Les famille High Speed Cmos et Advanved CMOS
HC, HCT, AHC, AHCT, AC, ACT
Même structure que la famille CMOS
Transistors à grille silicium
Technologie de fabrication plus avancée 3, 2 et 1 µm
Capacité de grille plus faible → rapidité
Faible consommation comme la CMOS
Plus rapide, similaire TTL
Courant de sortie plus important → driving capability
Alimentation max ramenée à 6V
44
45
Famille BiCMOS : BCT, ABT …
Vcc
Vcc
D1
D1
chute de
tension
R1
R2
Q1
Q2
Vi
inverseur
d'entrée
p
M1
n
contre
réaction
Q3
Vo
Avantages
Avantagesde
deCMOS
CMOS::Faible
Faibleconsommation,
consommation,courant
courantd’entrée
d’entréenul
nul
Avantage
Avantagede
deBipolaire
Bipolaire::Courant
Courantde
desortie
sortieimportant
important (Driving
(Driving
capability)
capability)
46
Interface TTL-CMOS-TTL
5V

CMOS Æ TLL
Aucune interface n’est nécessaire
TTL
CMOS
5V

2kΩ
TTL
CMOS

TTL Æ CMOS
VOH garanti par TTL = 2.4V
insuffisant pour CMOS
La résistance de pull up garanti
Niveau haut > 4.6V
Niveau bas < 0.4V
47
48
49
50
Les circuits
Combinatoires
Usuels
51
Les multiplexeurs
N
E0
E1
S
E N-1
A0 A1
An-1
n
Choisir une voie parmi N
Le choix se fait par n entrées adresse
Il faut que 2n ≥ N
52
Multiplexeur 1 parmi 4
E0
E1
E2
E3
S
A1
S = E0 A0 A1 + E1 A0 A1 + E 2 A0 A1 + E 3 A0 A1
A0
E0
E1
S
E2
E3
A1
A0
53
Association de multiplexeurs
E0
E1
E2
E3
1/4
E4
E5
E6
E7
1/4
1/4
S
E8
E9
E 10
E 11
1/4
E 12
E 13
E 14
E 15
1/4
A0 A1
A2
A3
54
Sélectionner un mot parmi 4
S7
S6
S5
S4
7
S3
6
S2
5
S1
4
S0
3
2
A7
1
A6
0
A5
B7
A4
A3
B6
B5
A2
A1
B4
C7
B3
C6
C5
A0
B2
C4
D7
D6
MXR 1/4
B1
B0
C3
D5
C2
C1
D
A 43
C0
D3
D2
D1
D
A 03
N mots Æ multiplexeurs 1/N
M bits Æ M multiplexeurs
A0
A1
55
Réalisation de fonctions
ab
00
01
10
11
F
0
1
1
0
0
1
1
0
Mux
4 vers 1
S= F
a b
Toute fonction logique de n variables est réalisable à
l’aide d’un multiplexeur 1 parmi 2n
On utilise la première forme canonique, la fonction
est définie pour tous les monomes
56
Réalisation d’une fonction simplifiée
F = B + AC + A D
00
01
1
10
1
11
F
D C B A
57
Multiplexeur du commerce : exemple
E0
E1
E2
E3
E4
E5
E6
E7
E 15
E 14
E 13
E 12
E 11
E 10
E9
E8
S
74LS151
S
74LS151
S
E
S
E A2 A1 A0
E = 0 Æ Multiplexeur
E = 1 Æ S= 0 ∀ Ai et Ei
S
S
E7
E6
E5
E4
E3
E2
E1
E0
S
E
A3 A 2 A 1 A 0
58
Les démultiplexeurs
S0
S1
E
N
SN-1
A1 A0
An-1
n
Aiguille l’entrée vers une des N sorties
Le choix se fait par n entrées adresse
Il faut que 2n ≥ N
59
Démultiplexeur 1 / 4
E
S0
S 0 = E A1 A0
S 1 = E A1 A0
S 0 = EA1 A0
S 0 = EA1 A2
A1
A0
Sortie non
sélectionnée
=0
E
S0
S1
S1
S2
S2
S3
S3
A1
A0
Sortie non
sélectionnée
=1
60
Décodeur
Un décodeur est un démultiplexeur particulier
La sortie sélectionnée = 0
Les sorties non sélectionnées = 1
A1
A0
S0
S0
S1
S1
S2
S2
S3
S3
A1
A0
61
Décodeur / Démultiplexeur du commerce
S0
S1
S2
S3
S4
S5
S6
S7
S8
S9
S 10
S 11
S 12
S 13
S 14
S 15
G0
G1
74154
A3 A0 A2 A 1
G1
0
0
entrée
1
G0
0
entrée
0
1
décodeur
Démultiplexeur
Inhibé : toutes les sorties = H
62
Les circuits d’identification : Comparateurs
a0
a1
an
A
S
A = B Æ S=1
A ≠ B Æ S=0
b0
b1
bn
B
a0
On sait que deux nombres
A=an…a3a2a1a0 et
B=bn…b3b2b1b0 sont égaux
si tous les bits de même
poids sont égaux.
L’élément de base est donc
le comparateur élémentaire
de 2 bits :
So
b0
a1
ai
S1
b1
bi
0
1
0
1
0
1
0
1
S
S i = ai bi + ai bi = ai ⊕ bi
an
Sn
a
i
S
bn
b
i
i
63
Comparateur du commerce : 74LS85
A0
Comparateur de 2 mots de 4 bits
A1
A2
A3
74LS85
B0
A B = L
B1
A = B Æ OA=B est connectée à IA=B
B2
B3
IA>B
OA>B
IA=B
OA=B
IA B Æ OA>B = H, OA=B = L, OA<B = L
pour les autres, sorties voir tableau
64
Cascadage des 74LS85
Pour
Pourcomparer
comparerDeux
Deuxmots
motsde
deplus
plusde
de44bits
bitschacun
chacun::
--Pour
Pourle
lecomparateur
comparateurde
deplus
plusfaible
faiblepoids
poids::
IIAB == L,
=H
L, IIA=B
A<B= L, IA>B
A=B= H
-- Pour
ées de
Pour les
les autres,
autres, connecter
connecter les
les entr
entrées
de
cascadage
cascadage aux
aux sortie
sortie coresponsables
coresponsables
A0
A4
An-4
A1
A5
An-3
A2
A6
An-2
A3
74LS85
A7
74LS85
An-1
B0
B4
Bn-4
B1
B5
Bn-3
B2
B6
Bn-2
B7
Bn-1
B3
1
IA=B
IA>B
IAB
OAB
IAB
OAB
IAB
OA<B
0
65
Les circuits Arithmétique : Additionneur
r n-2
a n-1
r1 ro
a2 a1 ao
b n-1
b2 b1 bo
r n-1 s n-1
s2 s1 so
b
3
a
b
3
Σ
2
a
b i a i r i-1
ri si
b
2
Σ
s
3
1
a
b
1
Σ
s
2
0
a
re
0
Σ
r1
r2
r3
Σ
+
r0
s
1
s
0
66
Additionneur élémentaire
bi ai
ri-1
00
01
11
10
0
0
1
0
1
1
0
1
(
)
(
bi ai
Si
ri-1
00
01
11
10
1
0
0
0
1
0
0
1
0
1
1
si = ri −1 ai bi + ai bi + ri −1 ai bi + ai bi
)
si = ri −1 ai ⊕ bi + ri −1 ai ⊕ bi
si = ai ⊕ bi ⊕ ri −1
bi a i r
Ri
1
ri = ai bi + ai bi ri −1 + ai bi ri −1
ri = ai bi + ri −1 (ai ⊕ bi )
i-1
Half adder
full adder
r
i
si
67
Additionneur à retenue anticipée
Pour réduire le temps de calcul dû à la propagation
de la retenue, chaque étage calcule sa propre retenue
entrante sans attendre les étages précédents
b3 a 3
b2 a 2
b1 a 1
ao
bo
re
calcul
calcul
calcul
r3
r2
r1
r3
calcul
r0
Σ
Σ
Σ
Σ
s3
s2
s1
so
68
Bloc de génération de la retenue
ri = ai bi + (ai + bi )ri −1
ai bi = Gi
: Génération de la retenue : la retenue est générée localement
ai + bi = Pi : Propagation de la retenue : la retenue vient de l’étage de droite
ro = Go + Po re
r1 = G1 + P1 ro = G1 + P1G0 + P1P0 re
r2 = G2 + P2 r1 = G2 + P2G1 + P2P1G0 + P2P1P0 re
r3 = G3 + P3 r1 = G3 + P3G2 + P3P2G1 + P3P2P1G0 + P3P2P1P0re
Le temps de calcul de la
retenue est le même ∀ l’étage.
Il est égal à 3 temps de
propagation d’une porte
69
Exemple additionneurs du commerce
b3 a 3
b1 bo
b2 a 2
b1 a 1
ao
bo
74LS83
a 1 a o re
re
7482
r1
calcul
calcul
calcul
r3
r2
r1
s1 s o
Additionneur
série 2 bits
r3
calcul
r0
Σ
Σ
Σ
Σ
s3
s2
s1
so
Additionneur à retenue
anticipée 4 bits
70
Afficheurs 7 segments
a
b
f
g
e
c
d
a
b
c
d
e
f
AC
g
a
b
c
d
e
f
g
CC
Se commandent
par niveau haut
Se commandent
par niveau bas
71
Décodeur BCD 7 segments – Cathode commune
a
b
f
g
e
c
d
BA
DC
00
01
11
10
00 01 11 10
1
0
x
1
0
1
x
1
1
1
x
x
1
0
x
x
a = AC + AB + D + AC
e = AC + AB
b = AB + C + AB f = CB + D + AB + AC
c = B + A+C
g = BC + D + AB + BC
d = ABC + AC + AB + BC
72
Pilotage des afficheur 7 segments
Vcd
Vcd
Décodeur
a
b
R
R
Décodeur
a
g
R
R
R
g
b
R
a
b
Décodeur
b
a
g
b
R
R
R
g
g
g
Anode Commune
Commande par
niveau bas
Décodeur à sortie
totem-pole ou
collecteur ouvert
R =
V
− V
cd
I
D
b
a
Cathode Commune
Commande par niveau
haut, sortie totem-pole
Faible éclairement
Résistances internes au
décodeur = simplicité
d’utilisation
Cathode Commune
Commande par niveau
haut, sortie OC
Consommation même si
l’afficheur est éteint
R =
dn
a
V
− V
cd
I
D
dn
73
Décodeurs BCD-7seg du commerce
A
B
C
D
N
a
b
c
d
e
f
g
LT
RBI
N
A
B
C
D
7446 /47 : commande par
niveau bas, Sortie collecteur
ouvert
7448 : commande par niveau
haut. Résistances intégrées
7449 : commande par niveau
haut, sortie collecteur Ouvert
7446 : Vcdmax = 30 V
7447 : Vcdmax = 15 V
7449 : Vcdmax = 5 V
a
b
c
d
e
f
g
BI
BI/RBO
7449
7446/47/48
L’entrée RBI et la sortie RB0 permettent de ne pas afficher les zéros de gauche
N ≠ 0 , il est affiché et RBO = 1
0
N = 0, l'afficheur est éteint et RBO = 0
RBI
1 N affiché ∀ sa valeur, RBO = 1
LT
RBI
D C B A
RBO
g f e d c b a
LT
RBI
D C B A
RBO
g f e d c b a
LT
RBI
D C B A
RBO
g f e d c b a
LT
RBI
D C B A
RBO
g f e d c b a
74
Les circuits
Séquentiels
Usuels
75
Bascule RS et RSH
S R
Q
0 0 indéterminé
0 1
0
1 0
1
1 1
mémoire

H=1 Æ Table de vérité

H=0 Æ mémoire
76
Bascule JK et JKH
La bascule JK lève l’indétermination du cas entrées = 00
J
K
Q
0
0
mémoire
0
1
0
1
0
1
1
1
basculement

H=1 Æ Table de vérité

H=0 Æ sorties inchangées
77
Les bascules réagissant sur front d’horloge
Bascule en permanence dans l’état Mémoire
sauf pendant les fronts de l’horloge
Deux techniques :
Utiliser
Utiliserun
undétecteur
détecteurde
defront
frontsur
surl’entrée
l’entréehorloge
horloge
Utiliser
Utiliserune
unestructure
structureMaître
MaîtreEsclave
Esclave
78
Bascule JK avec détecteur de Front descendant
Q
J
H
Détecteur
De front
H’
K
/Q
H
H’
H
J
K
Q
È
0
0
mémoire
È
0
1
0
È
1
0
1
È
1
1
basculement
79
Exemples de détecteurs de front
On exploite le retard
élémentaire des
portes logiques
80
Bascule RS Maître Esclave
H S R
Q
È 0 0
?
È 0 1
0
È 1 0
1
È 1 1 mémoire
H
Maître transparent
Esclave Opaque
Maître Opaque
Esclave Transparent
81
Bascule JK Maître Esclave
H S R
Q
È 0 0
mémoire
È 0 1
0
È 1 0
1
È 1 1 basculement
H
Maître transparent
Esclave Opaque
Maître Opaque
Esclave Transparent
82
Bascule D
D
Q
D
H
H
/Q
/Q
H = 1 : Q suit D
H = 0 : Q reste bloqué :
état mémoire
Pendant le front descendant de
H, Q prend la valeur de D et la
garde jusqu’au prochain front
D
D
H
H
Q
Q
Q
83
Convention de dessin
J
Q
J
H
K
H
K
Q
Bascule réagissant sur
niveau haut de H (latch)
J
Q
H
K
Q
front montant de H
Q
niveau bas de H (latch)
J
Q
H
K
Q
Q
front descendant de H
84
Entrée de forçage Clear et Preset
L’entrée
L’entréeCCforce
forcelalasortie
sortieàà00 ∀∀J,J,K,
K,HH
L’entrée
L’entrée PPforce
forcelalasortie
sortieàà11 ∀∀J,J,K,
K,HH
IlIlne
nefaut
fautpas
pasactiver
activerCCet
etPPsimultanément
simultanément
P
J
Q
H
K
J
Q
H
C
/Q
C et P actifs au
niveau bas
P
K
C
/Q
C et P actifs au
niveau haut
85
Application : Circuit Anti-rebond
86
Les
Registres
87
Registres
A0
D Q
Q0
H
A1
D Q
Q1
Un registre est une association de
N bascules réalisant la fonction de
mémoire N bits
H
A2
D Q
Q2
H
A3
H
D Q
Q3
Au front d’horloge, l’information
A33A22A11A00
est
copiée
dans
Q33Q22Q11Q00 et y reste jusqu’au
prochain front
H
88
Registre Latch
A0
D Q
Q0
H
A1
D Q
Q1
H
A2
D Q
Q2
H
A3
H
D Q
Tant que l’horloge est à 1, les
sortie Q suivent les entrée A
Quand l’horloge passe à zéros, les
sorties
Q
restent
bloquées
(mémoire) jusqu’à ce que l’horloge
passe de nouveau à 1
Q3
H
89
Exemple de registre commercialisé
90
Registres à décalage
AA chaque
chaque coup
coup d’horloge,
d’horloge, le
le contenu
contenu d’une
d’une bascule
bascule est
est remplacé
remplacé par
par celui
celui de
de la
la
bascule
bascule àà sa
sa gauche
gauche Æ
Æ tous
tous les
les bits
bits sont
sont alors
alors décalés
décalés vers
vers la
la droite
droite
ES
ES constitue
constitue l’entrée
l’entrée série,
série,
ABCD
ABCD constituent
constituent les
les sorties
sorties parallèle,
parallèle,
SS
SS est
est la
la sorties
sorties série
série
B
A
ES
D
Q
D
Clk
Q
D
Clk
D (SS)
C
Q
D
Clk
Q
Clk
Clk
B
A
ES
J/S
Q
Q
Clk
Clk
K/R
J/S
Q
K/R
C
J/S
Q
Clk
Q
K/R
D (SS)
J/S
Q
Clk
Q
K/R
Q
Clk
91
Registre à décalage avec chargement parallèle synchrone
QB
QA
QC
QD SS
S/L
ES
D Q
D Q
H
H
D Q
D Q
H
H
H
A

B
ES
ES :: Entrée
Entrée séries
séries
AA BB CC D
D :: entrées
entrées parallèles
parallèles
Q
QAA Q
QBB Q
QCC Q
QDD :: sorties
sorties parallèles
parallèles
SS
SS :: sorties
sorties série
série
S/L
S/L :: entrée
entrée de
de control
control ::
S/L
S/L =
= 11 :: décalage
décalage
S/L
S/L =
= 00 :: chargement
chargement parallèle
parallèle
synchrone
synchrone (au
(au coup
coup d’horloge)
d’horloge)
C
D
H
S/L
Chargement
décalage
92
Registre à décalage avec chargement parallèle asynchrone
QB
QA
ES
D
H
P Q
D
H
C
P Q
C
QD SS
QC
D
H
P Q
C
D
H
P Q
C
H
S/L
A
B
C
D
S/L = 0 Æ chargement parallèle sans attendre le coup d’horloge
S/L = 1 ⇒ C = P = 1 ⇒ bscules libres ⇒ décalage
S/L = 0 ⇒ C = A, P = A
Si A = 0 ⇒ C = 0, P = 1, ràz de la bascule ⇔ chargement de A
Si A = 1 ⇒ C = 1, P = 0, ràu de la bascule ⇔ chargement de A
93
Registre à décalage bidirectionnel
QA
QB
QC
QD
ESD
ESG
MXR
D Q
H
MXR
D Q
H
MXR
D Q
MXR
D Q
H
H
H
Dir

ESG : entrée série gauche
ESD : entrée série droite
Dir = 0 ⇒ décalage à gauche
Dir = 1 ⇒ décalage à droite
94
Registre à décalage Universel
QA
QB
QC
QD
ESD
ESG
MXR
D Q
MXR
MXR
H
D Q
MXR
MXR
H
D Q
MXR
MXR
H
D Q
H
H
SL0
SL1
A
B
SL1 SL0
0 0
0 1
1 0
1 1
C
D
Décalage à gauche
Décalage à droite
Chargement parallèle synchrone
Non utilisé
95
Les
Compteurs
Asynchrones
96
Conteur Asynchrone
A
1
H
Q
J
B
1
1
Q
J
H
C
1
H
K
1
/Q
K
Q
J
D
1
H
1
/Q
Q
J
H
K
1
/Q
K
/Q
JJ =
= KK =
= 11 Æ
Æ Basculement
Basculement àà chaque
chaque coup
coup d’horloge
d’horloge
H
A
0
1
B
0
0
C
0
D
0
Décimal 0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
0
1
97
Pourquoi asynchrone ?
Les bascules ne changent pas toutes en même temps.
Chaque bascule change un temps de propagation après la
bascule précédente ce qui engendre des états transitoires
États transitoires
7
6
4
0
Tp
Tp
Tp
8
A
B
C
D
98
Décompacteur asynchrone
A
1
Q
J
H
1
1
/Q
K
1
1
1
/Q
1
1
1
/Q
B
Q
1
/Q
/Q
C
1
Q
J
K
D
Q
J
H
K
Q
J
H
K
H
K
Q
J
1
/Q
J
H
D
H
A
Q
J
H
1
H
K
1
Q
J
H
1
C
B
H
K
1
/Q
K
/Q
H
A
0
1
0
1
0
1
0
1
0
1
0
1
0
1
B
0
1
1
0
0
1
1
0
0
1
1
0
0
1
C
0
1
1
1
1
0
0
0
0
1
1
1
1
D
0
1
1
1
1
1
1
1
1
0
0
0
0
Décimal 0
15
14
13
12
11
10
9
8
7
6
5
4
1
0
1
0
0
0
0
0
0
0
0
0
0
3
2
1
0
99
Décompteur , autre méthode
A
1
H
J
Q
B
1
H
1
K
Q
J
1
H
1
/Q
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
Q
J
K
C
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
1
1
/Q
B
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
A
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
/D
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
K
1
/Q
/C
/C
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
/B
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
J
Q
H
/B
D
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
D
H
/A
C
/A
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
K
/Q
/D
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
100
Compteur décompteur Asynchrone
Q0
1
Q
J
H
H
1
K
Q1
1
/Q
Q
J
H
MXR
1
K
Q2
1
/Q
Q
J
H
MXR
1
K
Q3
1
H
MXR
/Q
Q
J
1
K
/Q
Dir
Au changement de direction, si Q=1, le passage à /Q génère un
front descendant provoquant un changement d’état de la
bascule suivante ce qui peut être indésirable.
101
Compteur décompteur Asynchrone Amélioré
L’idée est de mettre les bascules en mode mémoire (J = K = 0)
pendant le basculement des horloges entre Q et /Q
Q0
Q
J
H
H
K
Q1
/Q
Q
J
MXR
Q2
H
K
/Q
Q
J
MXR
H
K
Q3
/Q
Q
J
MXR
H
K
/Q
Dir
H123
Détecteur de front
Dir
J/K
102
Compteur modulo N
Compteur nn bits
bits
Compteur
Compteur modulo
modulo 22nn
Détecter N et ràz le
Compteur
Compteur modulo
modulo N < 2nn
Détecteur
de N
H
Compteur n bits
C
103
Compteur modulo 10 : Décade
On détecte le 10 = 1 0 1 0 et
et on s’en
sert pour remettre le compteur à 0
D
C
B
A
Compteur 4 bits
H
C
104
Réalisation d’une décade par action sur les entrées JK
0
1
2
3
4
5
6
7
8
9
0
D
0
0
0
0
0
0
0
0
1
1
0
C
0
0
0
0
1
1
1
1
0
0
0
B
0
0
1
1
0
0
1
1
0
0
0
Le
Le bit
bit AA change
change d’état
d’état àà chaque
chaque impulsion
impulsion d’horloge,
d’horloge, on
on utilise
utilise
une
une bascule
bascule avec
avec H
HAA =
= Clk,
Clk, J=K=1
J=K=1
Le
Le bit
bit BB change
change àà chaque
chaque front
front descendant
descendant de
de AA sauf
sauf pour
pour la
la
transition
transition 9→0,
9→0, dans
dans ce
ce cas
cas on
on va
va forcer
forcer la
la bascule
bascule àà l’état
l’état
mémoire
mémoire Æ
ÆH
HBB =
= A,
A, JJ =
= K=/D
K=/D
Le
Le bit
bit CC ne
ne pose
pose pas
pas de
de problème,
problème, ilil change
change àà chaque
chaque front
front
descendant
descendant de
de BB Æ
Æ Hc=B,
Hc=B, J=K=B
J=K=B
L’horloge
L’horloge de
de la
la bascule
bascule D
D ne
ne peut
peut être
être commandée
commandée par
par le
le bit
bit
CC seul
seul car
car celui-ci
celui-ci n’a
n’a pas
pas de
de transition
transition pour
pour le
le passage
passage 9→10,
9→10,
ilil faut
faut trouver
trouver un
un signal
signal qui
qui aa un
un front
front descendant
descendant après
après 77 et
et
après
après 9,
9, le
le signal
signal C+DA
C+DA présente
présente cette
cette condition
condition
A
0
1
0
1
0
1
0
1
0
1
0
A
1
H
J
Q
H
1
K
Q
J
1
H
/Q
K
D
C
B
J
Q
1
H
/Q
1
K
J
Q
H
/Q
1
K
/Q
105
Division de fréquence
Une bascule divise
la fréquence par 2
1
J
1
K
Q
H
Q
Une compteur modulo N
divise la fréquence par N
Fréquence du MSB =
fréquence de l’horloge / N
Compteur
modulo 5
0
1
2
H
3
f/N
…
f
H
4
ràz
0
1
Compteur
modulo N
2
3
4
ràz
0
1
A
B
C
106
Mise en cascade des compteur asynchrones
…
…
…
Compteur
Compteur
Compteur
i+2
i+1
i
H
Le MSB du compteur i est appliqué à
l’horloge du compteur i+1 (suivant)
Chaque fois qu’un compteur repasse à 0,
le compteur suivant est incrémenté
107
0 0
0 1
0 2
0 3
0 4
0 5
0 6
0 7
0 8
0 9
1 0
1 1
1 2
1 3
1 4
1 5
1 6
1 7
1 8
1 9
2 0
2 1
... ...
Compteur BCD
On obtient un compteur
BCD en cascadant des
compteurs modulo 10
Dizaines
Unités
D C B A
Décade
D C B A
Décade
H
108
Le compteur Binaire 74LS93
QA H B
1
HA
1
J
Q
K C
QB
QC
QD
Conteur
Binaire 3 bits
C
RàZ
109
La décade Asynchrone 74LS90
QA H B
1
HA
1
P
J
QC
QD
PD
Q
K C
RàZ
QB
C
Conteur
Modulo 5
Rà9
110
Horloge secondes , minutes Heures
Décodeur
BCD-7seg
Décodeur
BCD-7seg
Décodeur
BCD-7seg
Décodeur
BCD-7seg
Décodeur
BCD-7seg
Décodeur
BCD-7seg
D C B A
D C B A
D C B A
D C B A
D C B A
D C B A
Compteur des heures
modulo 24
Compteur des minutes
modulo 60
Compteur des secondes
modulo 60
Horloge
Horloge
11 seconde
seconde
111
Les
Compteurs
Synchrones
112
Le principe des compteurs synchrones
Toutes les bascules reçoivent la même horloge
Au coup d’horloge, toutes les bascules changent en
même temps Æ Pas d’états transitoires
A
?
J
Q
?
H
?
K
C
B
J
Q
?
H
/Q
?
K
J
Q
D
?
H
/Q
?
K
J
Q
H
/Q
?
K
/Q
H
Que doit on faire des J et des K pour que ça compte ?
113
Compteur synchrone suite
On connaît la séquence de comptage, donc,
Au coup d’horloge, on sait pour chaque bascule si
elle doit changer d’état ou non,
On en déduit le J et le K qu’il faut lui appliquer
Pour ça, on utilise la table des transitions

H
Q
n
Q
n+1
0
0
0
1
1
0
1
1
J
K
0
0
1
1
1
0
0
1
0
1
1
0
1
1
0
0
J
K
0
x
1
x
x
1
x
0
114
Synthèse d’un compteur Synchrone 4 bits
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
D
C
B
A
JA
KA
JB
KB
JC
KC
JD
KD
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
1
x
1
x
1
x
1
x
1
x
1
x
1
x
1
x
x
1
x
1
x
1
x
1
x
1
x
1
x
1
x
1
0
1
x
x
0
1
x
x
0
1
x
x
0
1
x
x
x
x
0
1
x
x
0
1
x
x
0
1
x
x
0
1
0
0
0
1
x
x
x
x
0
0
0
1
x
x
x
x
x
x
x
x
0
0
0
1
x
x
x
x
0
0
0
1
0
0
0
0
0
0
0
1
x
x
x
x
x
x
x
x
x
x
x
x
x
x
x
x
0
0
0
0
0
0
0
1
115
Synthèse d’un compteur Synchrone 4 bits (suite)
On utilisant les tables de Karnaugh, on obtient :
JJAA =
= 11
JJBB =
= AA
JJCC =
= AB
AB
JJDD =
= ABC
ABC
KKAA =
= 11
KKBB =
= AA
KKCC =
= AB
AB
KKDD =
= ABC
ABC
A
1
J
Q
H
1
K
B
J
Q
H
Q
K
Q
C
J
H
Q
K
Q
D
J
Q
H
K
Q
H
116
Synthèse d’un décompteur Synchrone 4 bits
Avec une étude similaire, on obtient :
JJAA =
= 11
JJBB =
= AA
JJCC =
= AA BB
JJDD =
= AA BB CC
KKAA =
= 11
KKBB =
= AA
KKCC =
= AA BB
KKDD =
= AA BB CC
A
1
J
Q
H
1
K
B
J
Q
H
Q
K
Q
C
J
H
Q
K
Q
D
J
Q
H
K
Q
H
117
Compteur décompteur Synchrone
A
B
C
D
DIR
J
1
H
K
J
Q
M
Q
Q
H
K
J
M
Q
Q
H
K
J
M
Q
Q
H
K
Q
H
CLR
MXR
118
Compteur décompteur Synchrone
avec chargement parallèle
QA
QB
QC
QD
DIR
J
1
H
K
H
C
J
Q
M
Q
P
Q
H
K
M
Q
C
J
P
Q
H
K
M
Q
C
J
P
Q
H
K
Q
C
P
L
A
B
C
D
119
Compteur décompteur Synchrone Universel
QA
QB
QC
QD
DIR
J
1
H
M
K
H
J
Q
Q
C
P
Q
H
J
M
K
Q
C
P
Q
H
J
M
K
Q
C
P
Q
H
K
Q
C
P
CLR
L
A
B
C
D
120
Synthèse d’une décade Synchrone
D
0
0
0
0
0
0
0
0
1
1
0
1
2
3
4
5
6
7
8
9
C
0
0
0
0
1
1
1
1
0
0
B
0
0
1
1
0
0
1
1
0
0
A
0
1
0
1
0
1
0
1
0
1
JA
1
x
1
x
1
x
1
x
1
x
KA
x
1
x
1
x
1
x
1
x
1
JB
0
1
x
x
0
1
x
x
0
1
KB
x
x
0
1
x
x
0
1
x
x
A
1
J
Q
H
1
K
KC
x
x
x
x
0
0
0
1
x
x
JD
0
0
0
0
0
0
0
1
x
x
KD
x
x
x
x
x
x
x
x
0
0
B
J
Q
H
Q
JC
0
0
0
1
x
x
x
x
0
0
K
Q
JJAA =
= 11
KKAA =
= 11
jjbb=
= aD
aD
KKBB =
= AA
JJCC =
= AB
AB
KKCC =
= AB
AB
JJDD =
= ABC
ABC
KKDD =
= AA
C
J
H
Q
K
Q
D
J
Q
H
K
Q
H
121
Mise en cascade des compteurs synchrones
D C B A
D C B A
D C B A
D C B A
CTR3
CTR2
CTR1
CTR0
H
La mise en cascade doit être synchrone. Tous les
compteurs doivent recevoir la même Horloge
Dans ces conditions, tous les compteurs fonctionneront
simultanément et on n’aura pas le comptage désiré.
Il faut qu’un compteur ne s’incrémente que
pendant le débordement du compteur précédent.
122
Mise en cascade des compteurs synchrones (2)
On va rajouter à chaque compteur une entrée de
validation V et une sortie de retenue R
L’entrée de validation V permettra de le contrôler :
V=1 Æ Comptage,
V=0 Æ arrêt
La sortie de retenue R passe à 1 pour indiquer que
le compteur est arrivé en fin de cycle.
Compteur 4 bits, N=15 Æ R=1, N≠15 Æ R=0
Compteur par 10, N=9 Æ R=1, N≠9 Æ R=0
123
Compteur Synchrone avec E/S de cascadage
A
B
C
D
R
V
J
H
H
K
R DCBA
Q
J
Q
H
K
V
CTR3
R DCBA
CTR2
Q
J
Q
H
K
V
Q
J
Q
Q
H
K
Q
R DCBA
CTR1
V
R DCBA
V
1
CTR0
H
124