integration challenges for fine pitch hybrid bonding 3d

INTEGRATION CHALLENGES FOR FINE PITCH HYBRID BONDING 3D
INTERCONNECTS
FROM DESIGN RULE TO FAILURE MODES ANALYSIS
I.
Résumé en anglais
Extensive studies have been performed so far on 3D integration demonstrations [Garrou 2012] [Druais 2011] [Salah 2015]][Yole
2014]. The stacking of one or several dies offers numerous advantages such as form factor reduction and electrical
performances on RC delay and inter-die bandwidth. Hybrid bonding is one of the most promising approaches for 3D IC
applications because it provides low cost compared to other bonding solutions. In this integration scheme the surface to be
bonded require both SiO2-SiO2 direct bonding and Cu-Cu metallic bonding as well. Many studies are reported about the hybrid
bonding mechanisms but are usually limited to the bonding of one or two levels of Cu levels. The aim of this thesis work is
devoted to the advanced study of a production-like demonstrator that includes vias between metal lines and to the definition
prospective design rule for low pitch interconnection below 1µm.
II.
Contexte
De nombreuses démonstrations de l’intégration 3D ont été réalisées ces dernières années [Garrou 2012] [Druais 2011] [Salah
2015] concernant notamment l’amélioration significative des performances électriques du système au niveau notamment des
délais de transmission (facteur RC) et de la réduction significative des facteurs de forme (encombrement). Ce procédé
d’intégration permet d’autre part une intégration hétérogène qui permet d’ajouter de la fonctionnalité au dispositif (figure 1)
[Yole 2014].
Fig.1 : Roadmap intégration 3D [Yole 2014]
Le report des puces ou plaques par collage hybride Cu-SiO2 est l’une des approches les plus prometteuses car il permet une
réduction significative du coût de production ainsi qu’une densité d’interconnexion bien supérieure au collage par micro-piliers
[Tang 2012]. Des démonstrations ont été publiées pour des pas de 7 µm [Taibi 2011] et de 2 µm [Enquist 2012]. La limitation
actuelle du pas vient de la précision de l’outil permettant le collage au niveau de l’alignement d’un substrat par rapport à l’autre.
Les performances de ces outils dans le cadre de collage de plaques sont actuellement au mieux inférieures à 200 nm [EVG 2014].
En cas de désalignement, une partie des plots métalliques de connexion, en l’absence de barrière à la diffusion spécifique, sont
en contact direct avec l’oxyde de l’autre plaque (figure 2). Le risque est alors une durée de vie limitée du dispositif en cas de
diffusion du métal sous champ électrique et/ou température.
Fig.2 : Observation MEB d’une chaine d’interconnexion (daisy chain) pour 4 niveaux de métaux [DiCioccio 2014]
De nombreuses études concernent les mécanismes de collage hybride. Une intercroissance des joints de grains est démontrée
pour une température de recuit à 400 °C post collage qui permet d’obtenir d’excellents résultats de fiabilité électrique [Taibi
2011][Beilliard 2013]. D’autre part, les caractérisations des plots de cuivre de connexion pour de telles températures de recuit
mettent en évidence des cavités à l’interface de collage [DiCioccio 2011] ainsi que le long des joints de grain (figure 3).
Fig.3 : Observation TEM de collages directs Cu/Cu (a) à température ambiante et après recuit à (b) 100 °C, (c) 200 °C, (d) 300°C
et 400 °C [DiCioccio 2011].
Les études actuellement publiées sont généralement limitées à des collages avec 2 niveaux de cuivre et ne sont pas
représentatives d’une intégration industrielle. L’objectif de cette thèse est d’une part d’évaluer les performances du collage
hybride sur un démonstrateur représentatif d’un procédé d’intégration de STMicroelectronics comportant notamment des vias
entre 2 lignes de métal. Les aspects de l’influence du désalignement et de la densité de cavités sur les performances électriques
seront adressés. Ce travail couplé à des études de collage avec de nouveaux masques à définir permettra d’établir un cahier des
charges de recommandations pour les règles de dessin à adresser dans le cadre d’interconnexion avec un pas faible,
typiquement de l’ordre du micron.
III.
Objectifs
La thèse adresse la problématique de l’intégration 3D en collage hybride. Les études s’appuieront sur deux technologies de
report par collage, soit en plaque à plaque (wafer-to-wafer, W2W) effectué en salle blanche 300 mm à STMicroelectronics, soit
en puce à plaque (die-to-wafer, D2W), disponible au CEA-LETI.
Une première partie du travail de thèse concerne l’analyse de défaillance d’un démonstrateur existant développé en
collaboration entre le CEA-LETI et STMicroelectronics représentatif d’une intégration en production pour un collage hybride en
W2W. La partie novatrice par rapport aux travaux déjà publiés concerne l’influence de la géométrie du plot de collage, de
l’implémentation d’un ou de plusieurs vias entre le plot de collage et la ligne de cuivre du niveau inférieur, ainsi que la présence
d’un niveau de RDL fabriqué en partie arrière du démonstrateur. Les performances électriques en termes de fiabilité seront
analysées en prenant d’une part en compte le désalignement des plots de d’interconnexion et la possible diffusion du cuivre
dans l’oxyde. D’autre part l’influence de la topologie des plaques avant collage sur les résultats de fiabilité sera étudiée, tant au
niveau local concernant la spécification du dishing du cuivre par rapport à l’oxyde qu’au niveau pleine plaque avec une prise en
compte de la topologie typique de niveaux inférieurs représentatifs d’une intégration en production. Des solutions
technologiques innovantes pour atteindre les spécifications de planéité des plaques avant collage pourront être proposées. Ces
études seront poursuivies par une étude sur un démonstrateur en D2W disponible courant 2016.
Sur la base de l’ensemble de ces résultats, une stabilisation des procédés pourra être proposée notamment par
l’implémentation de nouveaux matériaux de collage (type de Cu, barrière ou autre) ou bien par le traitement de recuit post
collage. Les performances seront comparées au procédé standard et analysées.
D’une manière plus générale, la partie « fiabilité » s’articulera autour de :
l’exploitation de mesures de résistance électrique réalisées à l’échelle de la plaque avant et après cyclage thermique et
stockage en température afin de traiter les dégradations thermomécaniques et la partie diffusion
la réalisation de tests d’électromigration sur des motifs dédiés (tests en boitier),
des analyses de défaillances (micro-section, MEB, FIB…) afin de déterminer le/les mécanisme/s de dégradation,
pour l’étude d’électromigration, des analyses statistiques seront menées afin d’estimer les paramètres de la loi de Black
qui relie le temps moyen à la défaillance au courant électrique et à la température,
pour l’étude d’électromigration, l’étude du choix du critère de défaillance sur l’estimation des paramètres de l’équation
de Black sera réalisée.
A ces travaux expérimentaux, s'ajoute une partie simulation/modélisation pour comprendre les mécanismes de dégradation qui
auront préalablement mis en évidence et tenter d'y trouver des solutions (matériaux, géométries).
Sur la base des 2 parties précédentes, un travail sera mené sur l’établissement des règles de dessin (DRM) pour atteindre un
niveau d’interconnexion avec un faible pas typiquement de l’ordre du micron, en avance de phase par rapport aux
démonstrateurs traités actuellement à STMicroelectronics ayant un pas de 10 µm. Il s’agira notamment de définir l’influence des
motifs géométriques des plots au niveau de l’interface de collage, l’espacement des motifs et la taille du pas sur la partie
inférieure ou supérieure de l’assemblage. La possibilité de transformer le niveau de collage en niveau de routage électrique sera
également étudiée. Des réalisations de collages impliquant un seul niveau de cuivre avec des masques simples spécifiques
permettront d’étayer les propositions.
Cette proposition de sujet de thèse adressera plusieurs domaines de compétences, tels que l’intégration des procédés, la
caractérisation électrique et du design. Il sera propice à de nombreuses publications dans des journaux scientifiques ainsi qu’à la
proposition de brevets.
Moyens
Le travail s’effectuera au sein du groupe 3D Integration de STMicroelectronics en collaboration avec 2 laboratoires du CEA-LETI,
le LI3D (Laboratoire d’intégration 3D) et le LCFC (Laboratoire de caractérisation et de fiabilité des composants), et du laboratoire
universitaire Laboratoire de l’Intégration du Matériau au Système – IMS- de Bordeaux.
Différentes caractérisations aussi bien électriques que morphologiques seront réalisées avec les moyens de ST Crolles, du
laboratoire IMS et du CEA-LETI (MEB, FIB, mesure de rugosité, mesure de topologie à l’échelle du plot d’interconnexion, mesure
topologie à l’échelle de la plaque ou de la puce, caractérisation de énergies de collage et de l’interface de collage,…)
Le collage hybride faisant partie des projets tels que l’IRT-3D, il sera possible d’utiliser des techniques de caractérisation « Grand
instruments », situés à l’ESRF, ceci afin de localiser des micro-cavités ou bien la diffusion du cuivre dans le cas de plots
désalignés.
IV.
Bibliographie
[Beilliard 2013]
Y. Beilliard, « Chip to wafer copper direct bonding electrical characterization and thermal cycling », 3D
Systems Integration Conference (3DIC), IEEE, 2013
[DiCiocio 2011]
L.Di Cioccio, “”Modeling and Integration Phenomena of metal-metal direct bonding technology”,
ECS.Trans., vol. 64 (5), p.339, 2014
[DiCiocio 2014]
L.Di Cioccio, “An overview of patterned metal/dielectric surface bonding: mechanism, alignment and
characterization”, J. Electrochem. Soc., vol. 158 (6), P;81, 2011
[EVG 2014]
T. Uhrman, “Monolithic IC Integration- Key alignment specifications for high process yield”, SOI-3DSubthreshold Microelectronics Technology Unified Conference (S3S),IEEE, 2014
[Garrou 2012]
P.Garrou ‘Handbook of 3D Integration , vol 1 and 2 – Technology and applications of 3D Integrated
Circuits, Wiley, P 799, 2012
[Druais 2011]
p1-5, 2011
G.Druais, “3D Integration Demonstration of a wireless product with design partitioning”, IEEE 3DIC,
[Enquist 2012]
P. Enquist, “Scalable direct bond technology and applications driving adoption”, IEEE 3DIC, p.1, 2012
[Salah 2015]
K. Salah, « 3D/TSV – Enabling technologies », Arbitrary Modeling of TSVs for 3D Integrated Circuits
Analog Circuits and Signal Processing, ed. Springer, p 17-47, 2015
[Taibi 2011]
R. Taibi, “Investigation of stress induced voiding and electromigration phenomena on direct copper
bonding interconnects for 3D integration”, IEEE IEDM, p.651, 2011
[Tang 2012]
Y-S. Tang, “Wafer-level Cu-Cu bonding”, Microelectronics reliability, 52 p312, 2012
[Yole 2014]
2014
A. Pizzagalli, “3D Technology Applications Market Trends and key challenges”, ASMC 2014, IEEE, p78,