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THESE
Présentée à :
L’INSTITUT NATIONAL DES SCIENCES APPLIQUEES
DE TOULOUSE
Pour l’obtention
Du DOCTORAT DE L’I.N.S.A.
Spécialité :
CONCEPTION DE CIRCUITS MICROELECTRONIQUES ET MICROSYSTEMES
Par
Fabrice CAIGNET
Mesure et modélisation prédictive des phénomènes
parasites liés aux interconnexions dans les technologies
CMOS
Directeur de thèse :
M. Etienne SICARD
Rapporteurs :
M. André TOUBOUL
M. Jean CHILO
Membres du jury :
M. Augustin MARTINEZ
M. Willian DYLAN
M. Michel HAOND
M. Georges FERRANTE
1
Thése :
"Mesure et modélisation prédictive des phénomènes parasites liés aux interconnexions dans les technologies CMOS"
Résumé :
Face aux constantes évolutions de la micro-électronique, l'intégrité de signal est devenue un des problèmes majeur du bon fonctionnement des circuits. Avec la rapide montée en fréquence et l’augmentation des densités
d’intégration, les interconnexions jouent un rôle de plus en plus important. Non seulement les délais de propagation des signaux deviennent de plus en plus significatifs, mais encore le rapprochement des interconnexions induit des phénomènes parasites tels que les phénomènes de diaphonie. Le concepteur de circuits microélectroniques se doit de considérer le comportement des interconnexions en prenant en compte correctement les
phénomènes parasites.
Ce travail présente les phénomènes parasites liés aux interconnexions, et donne les différentes approches physiques depuis l'analyse électromagnétique à la modélisation des lignes. Après avoir exposé les différentes méthodes de caractérisation des interconnexions, une méthode de mesure générique permettant la caractérisation de
l'intégrité de signal est proposée.
La méthode a été implémentée dans différentes technologies, depuis la CMOS 0.7µm à des "process" avancés,
0.35µm, 0.18µm (ST-Microelectronics), 0.25µm (INFINEON), et plusieurs résultats expérimentaux sont pr ésentés. Un ensemble d'abaques orientées intégrité de signal ainsi que des formulations analytiques de l'amplitude
des phénomènes parasites sont proposées.
Grâce à ces abaques, nous proposons des solutions visant à pallier les problèmes d'intégrité de signal au niveau
de la mise en place des règles de dessin, du placement/routage et de la vérification après routage.
Abstract :
With the constant evolutions of the micro-electronics, the integrity of signal became one of the major problem of
the circuit performances. With the increased of the frequency and the high density of integration, the interconnections play an increasingly significant role. Not only the propagation times of the signals become increasingly
significant, but still the proximity of the interconnections induce parasitic phenomena such as crosstalk. The micro-electronic designer of circuits must consider the behavior of the interconnections by taking into account correctly the parasitic phenomena.
This work presents the parasitic phenomena related to the interconnections, and give the various physical approaches from the electromagnetic analysis to the modeling of the lines. After having exposed the various methods
of characterization of the interconnections, a generic measurement method allowing precise characterizations is
proposed.
The method has been implemented in various technologies, from the CMOS 0.7µm, to advanced "processes" like
0.35µm, 0.18µm (ST-Microelectronics), 0.25µm (INFINEON), and several experimental results are presented. A
whole of abacuses directed signal integrity and analytical formulations are proposed.
Thanks to these abacuses, we propose solutions aiming at mitigating the problems of integrity of signal the levels
of the design rules establishment, the placement and route methodology, and the post-layout analysis.
Spécialité :
Conception de circuits Microélectronique et Microsystèmes
Mots-clés :
Circuit intégrés, technologies CMOS, interconnexions, intégrité de signal, mesure "on-chip",
simulation, outil CAO.
Key Words :
Integrated circuits, CMOS technologies, interconnections, signal integrity, "on-chip" measurement, simulation, CAD Tools.
2
Remerciements
Ce travail a été effectué au sein du groupe de recherche "sûreté de fonctionnement des
systèmes" au département de génie électrique et informatique de l’INSA de Toulouse. Je remercie M. B. PRADIN, directeur de ce département, ainsi que tous le personnel technique et
administratif pour leurs nombreux conseils ainsi que pour la bonne humeur dont ils ont toujours su faire preuve.
Je voudrais témoigner toute ma sympathie et ma vive reconnaissance à Etienne SICARD,
mon directeur de thèse, qui a fait preuve de tant de patience et de pédagogie tout au long de
ces trois dernières années. Il a su me donner confiance en moi-même, en particulier en me
permettant de participer à de nombreuses conférences internationales et réunions techniques
avec des industriels, en relation directe avec mon sujet.
J’adresse mes sincères remerciements à M. A. MARTINEZ qui me fait l’honneur de présider mon jury, ainsi qu’à M. J. CHILO, M. A. TOUBOUL qui ont accepté la charge d’être
rapporteurs. Je n'oublierais pas D. WILLIAMS, professeur au NIST (National Institut of
Standard and Techniques) de Boulder Colorado pour son soutient constant et en particulier
pour la qualité de ses conseils au moment de la rédaction de ce document.
Consciente de l’opportunité qui m’a été donnée de travailler en collaboration avec le milieu industriel, je tiens à exprimer toute ma gratitude à M. J.G. FERRANTE (MATRA S&I)
coordinateur du projet MEDEA et membre du jury, grâce à qui j'ai pu rentrer en contact avec
les représentants des industries de pointe européennes. J'en profite pour remercier M. M.
HAOND (ST-Microelectronics), membre du jury, qui m'a fait confiance et guidé dans l'élaboration de motifs de test visant à caractériser les process avancés en cours de développement.
Que M. P. SAINTO (ST-Microelectronics), et M. T. STEINCKE (INFINEON) trouvent
ici l'expression de ma sincère gratitude pour l’intérêt qu’ils ont porté à mes recherches et pour
m’avoir donné accès à des technologies avancées, sans lesquelles ce travail n’aurait pu être
mené à bien.
Un grand merci à Pierrot (P. SOLIGNAC), qui a réalisé les différents bancs de test nécessaires à la mise en œuvre de notre système de mesure. Ses compétences, sa disponibilité et sa
patience m’ont rendu d’inestimables services.
Je remercie M. N. FROIDEVEAU (ST-Microelectronics), et M. R. NIEBAUER (INFINEON) pour leurs compétences industrielles sans qui la conception de puces de plus en plus
complexes n'aurait pu être possible.
Nombreux sont ceux qui m’ont supportée durant ces dernières années, je pense à tous les
membres du DGEI, Colette, Pascale, Claude, Ana, Jean-Louis, Jean-Yves, Pierre, Fofo, Ber-
3
nard et tous les autres, la liste serait trop longue. Je remercie évidemment mes collègues de
bureau, Marc, Soso et Chen Xi avec qui le travail en équipe à toujours été très instructif et
plein de vie.
Je ne peux terminer ces remerciements sans exprimer toute ma gratitude à ma famille qui
m’a supporté, soutenu et conseillé tout au long de cette thèse, en particulier Cécile et mes parents.
4
Aux miens…
5
Table des matières.
REMERCIEMENTS.......................................................................................................................................3
TABLE DES MATIÈRES...............................................................................................................................6
INTRODUCTION...........................................................................................................................................9
CHAPITRE I : INTÉGRITÉ DU SIGNAL ET EVOLUTIONS TECHNOLOGIQUES. ...........................16
I. PLACE DE L'INTERCONNEXION DANS L'ÉVOLUTION TECHNOLOGIQUE. ..........................................................17
1.1) Introduction. ................................................................................................................................17
1.2) Augmentation de la fréquence de fonctionnement..........................................................................18
1.3) Evolution des interconnexions...........................................................................................................19
1.4) Evaluation des paramètres résistifs et capacitifs................................................................................20
II. INTERCONNEXIONS ET INTÉGRITÉ DU SIGNAL. ...........................................................................................22
2.1) Le retard de propagation. .................................................................................................................22
2.1.1) Définition du délai. .................................................................................................................................... 23
2.1.2) Notion de longueur typique. ....................................................................................................................... 24
2.1.3) Evolution du délai avec la technologie........................................................................................................ 24
2.1.4) Insertion de répéteurs. ................................................................................................................................ 26
2.2) Le couplage diaphonique. .................................................................................................................28
2.2.1) Définitions................................................................................................................................................. 29
2.2.2) Evolution de la
diaphonie avec la technologie...................................................................................... 30
2.3) Le retard induit par couplage diaphonique........................................................................................34
III. QUELLES SOLUTIONS POUR RÉSOUDRE LES PROBLÈMES D'INTÉGRITÉ DE SIGNAL. ......................................36
3.1) Règles de dessin dédiées à l'intégrité de signal. .................................................................................37
3.2) Vérification et simulation "Post-Layout". ..........................................................................................38
IV. CONCLUSION..........................................................................................................................................39
RÉFÉRENCES : ..............................................................................................................................................40
CHAPITRE II : RAPPEL SUR LA THÉORIE DES INTERCONNEXIONS.............................................42
I. ) RAPPEL D'ÉLECTROMAGNÉTISME .............................................................................................................43
1.1 ) Equations de Maxwell......................................................................................................................43
1.2 ) Régime statique. .............................................................................................................................46
1.3) Régime harmonique. .........................................................................................................................48
1.4) Les fonctions de Green......................................................................................................................49
1.5) Modes de propagation ......................................................................................................................52
1.5.b) Mode de propagation Transverse Electromagnétique................................................................................... 52
1.6) Equivalence ligne de transmission.....................................................................................................54
1.7) Effet de peau.....................................................................................................................................55
1.8) Classification des modes de propagation...........................................................................................56
II. LOGICIELS D'EXTRACTION DES PARAMÈTRES.............................................................................................58
2.1) Méthodes de résolution. ....................................................................................................................58
2.2) Intérêt de la mise en place d'un extracteur de paramètres..................................................................59
2.2.1) Choix de la dimension (2D, 3D) ................................................................................................................. 59
2.2.2) Choix d'une analyse paramétrique sur plusieurs paramètres. ........................................................................ 60
2.2.3) Méthodologie adoptée................................................................................................................................ 61
2.2.4) Exemple d'application................................................................................................................................ 63
III. CONCLUSION..........................................................................................................................................66
RÉFÉRENCES : ..............................................................................................................................................67
CHAPITRE III :MODÉLISATION DES D'INTERCONNEXIONS...........................................................69
I. INTRODUCTION .........................................................................................................................................70
II. CALCUL DES PARAMÈTRES D'INTERCONNEXION.........................................................................................71
2.1) Introduction......................................................................................................................................71
2.2) Modélisation capacitive ....................................................................................................................71
6
2.2.1) Capacité de substrat. .................................................................................................................................. 72
- Capacité plane .............................................................................................................................................. 72
- Prise en compte des effets de bord ................................................................................................................. 73
- Approche analytique ..................................................................................................................................... 74
2.2.2) Capacité de couplage. ................................................................................................................................ 76
2.2.3) capacité de croisement. .............................................................................................................................. 78
2.2.4) Conclusion. ............................................................................................................................................... 78
2.3) Modélisation résistive .......................................................................................................................79
2.3.1) Résistance par carré ................................................................................................................................... 79
2.3.2) Rôle des Vias............................................................................................................................................. 80
2.3.3) Effet de peau ............................................................................................................................................. 80
2.4) Modélisation inductive d'une interconnexion .....................................................................................81
III. MODÉLISATION DES INTERCONNEXIONS. .................................................................................................83
3.1. Choix d’un modèle ............................................................................................................................83
3.1.1) L’interconnexion seule............................................................................................................................... 84
3.1.2) Deux interconnexions couplées .................................................................................................................. 85
3.1.3 Découpage de la ligne : Vers un modèle distribué ........................................................................................ 85
3.2) Etude comparative des modèles.........................................................................................................86
III. CONCLUSION..........................................................................................................................................91
RÉFÉRENCES : ..............................................................................................................................................93
CHAPITRE IV : MÉTHODES DE MESURE..............................................................................................95
I. ) INTRODUCTION. ......................................................................................................................................96
II. LES DIFFÉRENTES MÉTHODES DE MESURE. ................................................................................................96
2.1) Introduction: ....................................................................................................................................96
2.2) Mesure externe .................................................................................................................................97
2.3) Mesure sous pointes..........................................................................................................................97
2.4) Mesure par faisceau d'électrons (IDS) : "E-Beam testing" .................................................................98
2.5) Mesures hautes fréquence : Réflectométrie - Paramètres [S] ...........................................................100
2.6) Méthodes intégrées sur puces..........................................................................................................102
2.6.1) Mesure de capacité "on-chip" : .................................................................................................................102
2.6.1a) Oscillateur ..........................................................................................................................................102
2.6.1b) capteur de mesure de capacités............................................................................................................103
2.6.2) Caractérisation du couplage :.....................................................................................................................105
2.6.3) Caractérisation du délai induit par couplage: ..............................................................................................106
2.6.4) Mesures temporelles "on-chip"..................................................................................................................107
2.6.4a) La méthode d'INTEL Corporation .......................................................................................................107
2.6.4b) Notre approche : méthode d'échantillonnage. .......................................................................................110
2.7) Comparaison, performance et choix de la méthode..........................................................................113
III. MÉTHODE D'ÉCHANTILLONNAGE "ON-CHIP". .........................................................................................115
3.1) Calibrage du système......................................................................................................................115
3.1.1) Calibrage de l'amplificateur suiveur...........................................................................................................115
3.1.2) Calibrage de l'offset du système échantillonneur bloqueur..........................................................................116
3.1.3) Calibrage de la cellule de délai. .................................................................................................................117
3.2) Mise en place..................................................................................................................................118
3.3) Mode opératoire. ............................................................................................................................119
IV. CONCLUSION........................................................................................................................................121
RÉFÉRENCES : ............................................................................................................................................122
CHAPITRE V : MESURES ET MODÉLISATION...................................................................................124
I. INTRODUCTION. ......................................................................................................................................125
II. PUCE "ALFA" 0.7µ M CMOS. ................................................................................................................127
2.1) Descriptif: ......................................................................................................................................127
2.2) Performances du capteur en technologie 0.7µm. .............................................................................128
2.3) Mesure de commutation ..................................................................................................................129
2.4) Mesure de couplage diaphonique. ...................................................................................................130
2.5) Mesure du délai de commutation induit par couplage diaphonique. .................................................134
2.6) Mesure de fluctuation d'alimentation...............................................................................................136
III. PUCE "DEEP" 0.35µ M CMOS. .............................................................................................................139
3.1) Descriptif........................................................................................................................................139
3.2)Performances du capteur en technologie 0.35µm. ............................................................................140
3.3) Mesure de résistance statique: ........................................................................................................141
3.4) Mesure sur des oscillateurs en anneau. ...........................................................................................142
7
3.5) Mesure de commutation. .................................................................................................................143
3.6) Mesure de couplage diaphonique ....................................................................................................145
3.7) Glossaire de la puce DEEP.............................................................................................................147
IV. PUCE "BLUE" 0.18 µ M CMOS.............................................................................................................148
4.1) Descriptif........................................................................................................................................148
4.2) Performance du capteur..................................................................................................................150
4.3) Motif d'intégrité du signal. ..............................................................................................................150
4.4) Déclinaison du motif, implémentation dans BLUE...........................................................................155
4.5) Mise en place de la mesure. ............................................................................................................158
4.6) Mesure de la commutation. .............................................................................................................159
4.7) Mesure de diaphonie.......................................................................................................................161
4.7.1) Abaque de la diaphonie en fonction de la longueur de ligne et du choix technologique................................163
4.7.2) Abaque de la diaphonie en fonction des pistes aggresseurs actives..............................................................163
4.7.3) Abaque de la diaphonie en fonction de la longueur de ligne et de l'espacement entre pistes..........................164
4.7.4) Abaque de la diaphonie en fonction de la longueur de ligne et de la taille des buffers agresseurs. ................165
V. CONCLUSION.........................................................................................................................................166
RÉFÉRENCES : ............................................................................................................................................168
CHAPITRE VI : UTILISATION DES RÉSULTATS DE MESURE, PROSPECTIVES..........................170
I. INTRODUCTION .......................................................................................................................................171
II. MISE EN PLACE DES RÈGLES DE DESSIN. ..................................................................................................172
2.1) Problématique. ...............................................................................................................................172
2.2) Approche proposée. ........................................................................................................................173
2.3) Mise en place de lois d'évolution.....................................................................................................175
III. UTILISATION DES ABAQUES POUR LE PLACEMENT ROUTAGE. ..................................................................177
3.1) Placement – routage : définition. ....................................................................................................177
3.2) Notre approche...............................................................................................................................180
IV. UTILISATION DES ABAQUES POUR LA VÉRIFICATION "POST LAYOUT" ET LA SIMULATION.........................183
4.1) Estimation "post-layout" : définition. ..............................................................................................183
4.2) Application au logiciel "MicroWind": Mise en place de l'extraction.................................................184
4.2.1) Technique d'extraction. .............................................................................................................................184
4.2.2) Implémentation.........................................................................................................................................187
4.3) Extraction des phénomènes parasites. .............................................................................................188
4.4) Exemples d'application. ..................................................................................................................191
4.5) Deuxième approche. .......................................................................................................................192
V. CONCLUSION.........................................................................................................................................195
RÉFÉRENCES : ............................................................................................................................................196
CONCLUSION ...........................................................................................................................................197
GLOSSAIRE. ..............................................................................................................................................200
GLOSSAIRE DES TERMES TECHNIQUES : .......................................................................................................201
GLOSSAIRE DES NOTATIONS PHYSIQUES: .....................................................................................................203
UNITÉS ET CONSTANTES USUELLES ............................................................................................................204
ANNEXES. ..................................................................................................................................................205
ANNEXES A ...............................................................................................................................................206
ANNEXES B ...............................................................................................................................................211
Liste des motifs :....................................................................................................................................211
Motifs d'extraction des paramètres de transistors : ...............................................................................................211
Motifs d’analyse de ligne :..................................................................................................................................211
lignes pour le mesure sous pointes paramètres [S] :..............................................................................................213
Liste des plots d’Entrée / Sortie..............................................................................................................213
Motif de contrôle des lignes................................................................................................................................213
Liste des entrées/sorties du capteur......................................................................................................................214
Motifs de calibration (15 plots) : .........................................................................................................................215
Fichier de simulation de la puce BLUE. .................................................................................................215
8
Introduction
9
Depuis l'apparition du premier transistor en 1947, et du premier circuit intégré inventé en
1958 par Jack Kilby (Ingénieur à Texas Instrument) [INTEL99], les technologiques n'ont cessé d'évoluer, et placent aujourd'hui l'industrie du semi-conducteur au premier plan du marché
de l'électronique. Les technologies silicium comme les technologies CMOS (Complementary
Metal Oxide Semi-conductor) ont été très largement instaurées, et représentent aujourd'hui
environ 75% du marché du semi-conducteur. Cette évolution est largement cofinancée par
l'explosion de la micro-informatique, des multimédias et systèmes de communication pour qui
les besoins sont de plus en plus grands en termes de performances. Ces quinze dernières années ont été les témoins d'un effort constant visant l'intégration de fonctions de plus en plus
complexes. Pour situer cette évolution, on peut s'intéresser tout particulièrement à l'évolution
des processeurs et des mémoires, représentées en figure 1a et 1b respectivement. Le premier
graphe donne l'évolution de la complexité des microprocesseurs en précisant le nombre de
transistors. On s'aperçoit que l'on est passé de quelques dizaines de milliers de transistors pour
les premiers processeurs (8086 en 1982), à plusieurs dizaines de millions de nos jours, avec la
sortie du Merced en 1999. Pour information, le premier processeur a été inventé par INTEL
en 1972. Il s'agit du 4004, composé de 2300 transistors et capable de traiter 60000 opérations
par seconde à une fréquence de 108KHz. La figure 2 représente une microphotographie du
processeur 4004 et du Pentium II de INTEL. Il en va de même pour l'évolution des mémoires
RAM (Random Access Memory) qui sont passées de quelque kilos-bits à quelques Giga-bits
stockés en l'espace de quelques années.
Taille des mémoires (bit)
Nombre de transistors
1010
109
8
10
10
pentium II
pentium
85
4M
107
1M
106
256K
105
8086
82
16M
80386
80286
104
64M
108
106
105
256M
Merced
107
486
1G
9
89
92
95
98
01
82
04
89
92
95
98
01
04
Années
Années
1-a : Evolution du nombre de transistors des différents
microprocesseurs ces dernières années
85
1-b : Evolution de la complexité des mémoires ces dernières années
Figure 1 : Les grandes tendances de l’évolution technologique ces dernières années
[SIA97].
10
2.a : Microphotographie du processeur 4004
2-b : Microphotographie du processeur PentiumII (P2B)
Figure 2 : Photographies de deux processeurs emblématiques de INTEL [INT99].
Cette incroyable évolution des performances est essentiellement due à la réduction d'un paramètre technologique qui est la dimension de la longueur de canal des transistors. L'évolution
est aussi fortement corrélée à la maîtrise lithographique des traitements du silicium au cours
des différentes étapes de fabrication [SIC92]. La figure 3 permet de comprendre comment on
arrive à intégrer de plus en plus de transistors sur la même surface de silicium. Deux technologies sont comparées, l'une datant de 1989 (0.7µm) et l'autre de 1998 (0.25µm) où la tec hnologie est définie par la longueur minimale de canal réalisable. Pour cela nous avons choisi
une vue en trois dimensions d'un système de trois inverseurs, et la même surface de silicium
est reproduite (10µm²).
10µm
10µm
3.a - 0.7µm
3.b - 0.25µm
Figure 3 : Comparaison 3D d'un technologie 0.7µm et 0.25µm CMOS [SIC98]
11
Plus la technologie est performante, plus on peut mettre de transistors sur la même surface
de silicium. Il n'est donc pas étonnant de faire une comparaison directe entre l'évolution technologique, en s'attachant à la largeur de canal, et l'évolution des microprocesseurs comme
présenté en figure 4.
Canal l (µm)
2.0
80286
80386
1.0
486
l
pentium
Production
Industrielle
pentium II
0.3
0.2
Recherche
Recherche
0.1
0.05
83
86
89
92
95
98
01
04
Année
Figure 4 : Evolution des processeurs (production et recherche) référencés par rapport aux
évolutions technologique des longueurs (en longueur de canal) [SIA97].
La réduction de la lithographie est l'un des critères principaux de l'augmentation des performances des circuits pour laquelle la recherche a en permanence environ deux à trois ans
d'avance sur la production. De plus on s'aperçoit que l'évolution a été constante au cours de
ces dernières années, et on peut prévoir quelles seront les performances des circuits de demain. La S.I.A. (Semiconductor Industry Association) a régulièrement publié un certain nombre d'informations relatives à ces évolutions, et précise les objectifs de ces prochaines années
[SIA 97]. Ces prévisions identifient les verrous technologiques qui doivent être levés pour atteindre les performances prévues. Le tableau 1 donne, par exemple, la complexité des processeurs et des mémoires d'ici l'année 2010 en fonction de la lithographie. La S.I.A. y précise des
informations relatives à chaque technologie comme le nombre de transistors, la fréquence de
fonctionnement, la taille des puces avec l’année de mise en production. C’est en se basant sur
ces informations que nous pourrons par la suite classer par ordre de priorité les problèmes à
résoudre pour parvenir en temps voulu à de tels niveaux de complexité.
12
Année de mise en production 1995
1997
1999
2001
2003
2006
2009
0.35
0.25
0.18
0.15
0.12
0.07
0.05
64M
256M
1G
1G
4G
16G
64G
Processeurs (Transistors/cm²) 3M
4M
6.2M
10M
18M
84M
180M
Taille des puces (mm²)
250
300
340
385
430
620
750
Fréquences internes (MHz)
500
750
1250
1500
2100
6000
10000
Tension d’alimentation (V)
3.3
2.5
2.0
1.8
1.5
0.7
0.6
Nombre de Broches
des Processeurs
Nombre de Broches des
ASIC
500
600
810
900
1100
2000
2700
800
1100
1500
1800
2200
4100
5500
Lithographie (µm)
Mémoires (Bits/Puce)
Tableau 1 : Evolution des circuits intégrés au cours des prochaines années [SIA97].
Si les interconnexions ont été longtemps négligées elles sont aujourd'hui au centre de nombreuses études. L'évolution technologique les placent au premier rang des éléments perturbateurs des circuits intégrés. Le délai de propagation, le bruit induit par couplage diaphonique,
le délai induit par couplage ou les fluctuations d'alimentations sont autant de phénomènes
pouvant compromettre le bon fonctionnement des circuits, d'où l'urgence à trouver des solutions réduisant leurs effets néfastes. La récente apparition du cuivre dans le filières de production en est un exemple flagrant, mais les efforts ne doivent pas s'arrêter là car très vite,
l'introduction de nouveaux matériaux ne suffira pas à endiguer les problèmes d'intégrité de signal. Il parait donc nécessaire de modifier les méthodologies de conception, d'extraction et
simulation de circuits prenant en compte les interconnexions pour garantir la fiabilité du
fonctionnement des systèmes.
La caractérisation précise des phénomènes parasites est la première étape et c'est sur celleci que nous allons porter notre attention dans le premier chapitre de ce document. Des études
comparatives utilisant une modélisation simple des interconnexions y sont menées de façon à
quantifier leurs effets avec les réductions des dimensions. En fin de chapitre nous posons les
définitions du délai de propagation, de la diaphonie, et du retard induit par diaphonie.
Le chapitre II est consacré à l'extraction des paramètres de ligne et essaye de montrer
comment on peut passer des équations de Maxwell à une modélisation de type RLC. Un logiciel d'extraction de paramètres permettant de mener des études paramétriques y est présenté
ainsi qu'une série d'analyses. Le Chapitre III, fait l'inventaires des différentes modélisations et
formulations existantes qui servent à estimer l'amplitude des phénomènes parasites.
Le chapitre III présente les modèles de lignes existants et aborde le problème d'une estimation rapide du couplage diaphonique.
Mais la simulation n'est pas tout, et pour la valider, des mesures sont nécessaires. Il existe
différents types de mesures, dont les principales sont présentées dans le chapitre IV. Certaines
d'entre elles sont dites "externes" comme la réflectométrie ou les mesures de paramètres [S],
13
mais la tendance est au développement de systèmes de mesure totalement intégrés sur silicium. L'une des méthodes que nous avons choisie pour effectuer nos mesures y est décrite en
précisant nos choix.
Le chapitre V est entièrement consacré à la présentation de résultats de mesure effectués
sur plusieurs puces allant de la technologie 0.7µm à la technologie 0.18µm. Des comparaisons
avec les simulations sont faites afin de valider les différents modèles. La dernière partie de ce
chapitre développe l'implémentation d'un motif complet dédié à l'intégrité de signal permettant la mise en place d'abaques directement utilisable pour faire des estimations rapides de
placement routage ou des analyses de retard et de bruit sur des circuits finis. Ces techniques
sont exposées dans le dernier chapitre (Chap.VI) de ce document où une implémentation logicielle a été effectuée pour l'analyse et des délais de propagation et de diaphonie.
14
Références :
[INT99]
INTEL
Site
internet,
"History
of
the
http://www.intel.com/intel/museum/25anniv/index.htm.
Microprocessor",
[SIA97]
Semiconductor Industry Association, "The Technology Roadmap for Semiconductors : Technology Needs", 1997 édition. http ://www.sematech.org/public.
[SIC92]
E. Sicard, "La Micro-Electronique Simulateur en Main", TEC & DOC Lavoisier,
Language et Informatique - ISBN : 2-85206-816-8.
[SIC98]
" Microwind, an introduction to microelectronics design on PC " Editeur INSA
1998, ISBN 2-87649-017-X
[CAT95]
J. Catrysse, A. Sinnaeve, G. Vandecasteele, "Measured Crosstalk on Chips Using
Specially Designed Components", IEEE Trans. On Electromagnetic Compatibility, Vol. 37, N° 2, pp. 313-315, May 1995.
[SOU99]
K. Soumyanath, et al. "Accurate On-Chip Interconnect Evaulation: A TimeDomain Technique", IEEE Journal of Solid-State-Circuits, Vol 34, N° 5, May
1999.
[NOU97] Nouet, Toulouse “Use of Test structures for characterization and modelling of
Capacitances in a CMOS process ”, IEEE Trans. Semiconductor Manufact. Vol
10, N°2, Nov 97
[TOUL98] A Toulouse, "Contribution à la caractérisation et à la modélisation des capacités
en technologie CMOS ", manuscrit de doctorat .
15
Chapitre I : Intégrité du Signal et Evolutions Technologiques.
16
I. Place de l'interconnexion dans l'évolution technologique.
1.1) Introduction.
Face à l'augmentation constante de la complexité des circuits intégrés, à une intégration de
plus en plus dense, le problème des interconnexions est devenu un des points cruciaux du
fonctionnement des systèmes intégrés. Essentielles pour les liaisons entre les transistors, les
interconnexions ont vu leur nombre suivre l'augmentation du nombre de transistors, et on prévoit que ce phénomène s'intensifiera comme le présente le tableau I.1, dont les données proviennent de la S.I.A. [SIA97].
Année de mise en production 1995
1997
1999
2001
2003
2006
2009
0.35
0.25
0.18
0.15
0.12
0.07
0.05
DRAM
2
2-3
3
3
3
4
3
Processeurs
4-5
6
6-7
7
7
8
9
380
820
1480
2160
2840
10000
24000
60
80
109
125
150
300
400
Lithographie (µm)
Nombre de niveaux métalliques
Longueur maximale
d’interconnexion (m/puce)
densité (m/cm²/niveau)
Tableau I.1 : Evolution des interconnexions [SIA97].
L’augmentation du nombre de niveaux métalliques et la densité croissante des interconnexions représentent une limitation majeure dans les performances des circuits intégrés en
technologie CMOS sub-micronique [RYAN95]. Ceci est essentiellement dû aux réductions de
dimensions des pistes métalliques nécessaires pour attendre un tel niveau d’intégration. Les
interconnexions ne peuvent plus être considérées comme de simples lignes équipotentielles,
mais comme à un réseau plus ou moins complexe de capacités, résistances, voire
d’inductances. La prise en compte de tous ces paramètres ainsi que l’augmentation des performances des transistors a pour effet d’engendrer des phénomènes parasites tel que le retard
de propagation, le couplage diaphonique, et l’émission d'énergie électromagnétique par
rayonnement. Ces phénomènes sont amplifiés du fait de la réduction de dimensions des interconnexions et à l'augmentation du nombre de niveaux métalliques
17
Lithographie Lambda(λ )
(µm)
(µm)
0.7
Année
2λ
Nb de
Tension
Oxyde
niveaux d’alimentation (A)
(V)
Vt
(V)
Fichier de règles
0.4
1990
2
5.0
150
0.7
Ams08.rul
0.2
1995
5
3.3
80
0.5
Hcmos6.rul
0.15
1997
6
2.5
60
0.45
Hcmos7.rul
0.18
0.1
1999
6
2.0
45
0.40
Hcmos8.rul
0.12
0.07
2000
7
1.5
25
0.30
Hcmos9.rul
0.10
0.05
2002
7
1.2
15
0.25
Hcmos10.rul
0.07
0.04
2004
8
1.0
10
0.20
Hcmos11.rul
0.35
0.25
Tableau I.2 : Evolution des interconnexions en fonction des technologies [SIA97]
Les performances des circuits sont fortement corrélées avec ce que l'on nomme le "Backend" technologique qui correspond à la réalisation des niveaux métalliques dans les procédés
de fabrication. La géométrie des interconnexions influe directement sur les problèmes d'intégrité de signal. Dans ce chapitre nous décrirons tout d'abord les différents phénomènes parasites en identifiant quels sont leurs causes et leurs effets. Pour cela nous nous intéresserons à
plusieurs types de technologies allant de la 0.7µm à la 0.07µm, sur la base des données de la
S.I.A., résumées dans le tableau 3. Ce tableau présente les paramètres principaux, à savoir les
tensions d’alimentation, les épaisseurs d’oxyde de grille et la tension de seuil des transistors
de type NMOS (VT). La dernière colonne spécifie le fichier contenant le détail des règles de
dessins ainsi que les cartes modèles des transistors utiles pour la simulation. Ces paramètres
correspondent au niveau 3 de SPICE pour une première approximation de phénomènes, mais
nous utiliserons par la suite un modèle plus adapté aux technologies submicroniques pour
obtenir des simulations précises.
1.2) Augmentation de la fréquence de fonctionnement.
Grâce aux paramètres technologiques précédement définis, nous sommes à même de lancer
des simulations comparatives pour se faire une idée plus précise de l'impact de la réduction du
canal du transistor sur les performances des circuits. Pour cela nous avons choisi de simuler la
structure du diviseur de fréquence par deux, que nous notonsDIV2 (Fig.I.1). Cette cellule possède une fréquence de comptage maximale, correspondant à la fréquence maximale de l'hor-
18
loge H pour laquelle la cellule divise la fréquence. L’avantage de celle-ci est d’être relativement représentative des évolutions technologiques puisqu’elle donne une fréquence de fonctionnement proche des portes standards de chaque lithographie.
D
T
DFF
Q
2*T
H
Figure I.1 : Structure du diviseur de fréquence par deux (DIV2).
La figure I.2 présente les résultats obtenus en fonction des technologies référencées selon
le tableau I.2.
14
Fréquence (GHz)
12,5
13,5
12
10
10
8
6,25
6
5
4
2
1
2
A
M
S0
8
H
cm
os
6
H
cm
os
7
H
cm
os
8
H
cm
os
9
H
cm
os
10
H
cm
os
11
0
Lithographie
Figure I.2 : Evolution des fréquences de fonctionnement de la cellule DIV2 en fonction
des technologies.
1.3) Evolution des interconnexions.
Nous allons illustrer l'évolution technologique relative aux interconnexions toujours en se
référant à la SIA [SIA97]. Les interconnexions sont définies par leurs dimensions géométriques, mais aussi par les matériaux qui les constituent et les diélectriques qui les entourent. En
effet, les principales contributions parasites de la ligne, à savoir sa résistance propre et ses capacités, représentent aujourd’hui un verrou technologique qu’il est impératif de résoudre
[EDE95].
19
Jusqu’aux générations technologiques dont la largeur de grille est supérieure à 0.35µm, les
interconnexions sont réalisées en aluminium et placées dans un diélectrique isolant de type
SiO2 de constante ε r = 4 . Avec l’apparition de la technologie 0.25µm en 1998, le cuivre a
remplacé l’aluminium dans les procédés de fabrication. De plus, de nouveaux diélectriques à
faible permittivité appelés "Low K" se sont substitués au SiO2 classique. Le cuivre est un
atout primordial dans la problématique "rapidité de fonctionnement des circuits" dans le sens
où sa conductivité propre est environ deux fois supérieure à celle de l’Aluminium. La résistance des lignes est de ce fait divisée quasiment par deux (à section équivalente), se traduisant
par une rapidité accrue de la transmission du signal comme nous le verrons dans le paragraphe
suivant. L’intérêt d’introduire des isolants à faible permittivité est de diminuer la contribution
capacitive de la ligne, principalement les capacités de couplage. Ces changements technologiques sont nécessaires aujourd’hui, si on souhaite continuer à augmenter les performances des
circuits avec la réduction de dimension tout en limitant les problèmes d’intégrité de signal.
1.4) Evaluation des paramètres résistifs et capacitifs.
Pour arriver à bien exposer l’intérêt de toutes ces modifications technologiques, nous allons dans ce paragraphe évaluer les paramètres parasites des interconnexions, en se basant sur
les technologies décrites dans le tableau I.2. Pour chaque technologie, nous décrirons les dimensions typiques des interconnexions selon la notation de la figure I.3, et précisons les matériaux utilisés. Ces données sont résumées dans le tableau I.3. Elles correspondent aux fichiers de règles précisés à la dernière colonne.
T
W
W
W
H
Figure I.3 : Définition des paramètres géométriques des interconnexions.
20
εr
Lithographie
λ
Nb
(µm)
(µm)
métaux
0.4
2
1.6
1.1
3.0
0.6
Al
4.0
Ams08.rul
0.2
5
0.8
0.8
3.1
1.0
Al
4.0
Hcmos6.rul
0.15
6
0.5
0.7
2.1
1.2
Al
4.0
Hcmos7.rul
Al
4.0
Hcmos8.rul
Al
3.0
Hcmos8l3.rul
Cu
3.0
Hcmos8x.rul
Al
4.0
Hcmos9.rul
Cu
3.0
Hcmos9x.rul
Al
4.0
Hcmos10.rul
Cu
2.5
Hcmos10x.rul
Al
4.0
Hcmos11.rul
Cu
2.0
Hcmos11x.rul
W
T
H
T/W Cond
(µm) (µm) (µm)
Fichier de règle
(*ε0)
0.7
0.35
0.25
0.18
0.1
0.12
0.10
0.07
6
0.4
0.6
1.8
1.5
0.07
7
0.3
0.5
1.5
1.7
0.05
7
0.2
0.4
1.2
2.0
0.04
8
0.15
0.35
0.9
2.5
Tableau I.3 : Evolution des interconnexions en fonction des lithographies[SIA97].
Nous pouvons noter le changement d'aspect de l'interconnexion, passant de structures homogènes (T/W = 1) en 0.35µm à des structures plus hautes que larges (T/W = 2.5) en 0.07µm.
La permittivité du diélectrique entre conducteur ne cesse de diminuer (εr = 4 en 0.35µm à εr =
2.0 en 0.07µm) pour limiter les effets de couplage.
A partir des données du tableau I.3, nous extrayons les paramètres parasites de ligne (tableau I.4) tels que la résistance par unité de longueur R, la capacité masse Cg, capacité de
bord, Cf, et la capacité de couplage Cc par unité de longueur. En se référant aux divers fichiers de règles ainsi élaborés, nous pourrons simuler les phénomènes parasites introduits par
les lignes, à savoir le retard de propagation, le bruit induit par couplage diaphonique et le délai de propagation introduit par couplage.
21
CCxt
/(Cmétal)
εr
Fichier de régles
0.66
4.0
Ams08.rul
55
1.57
4.0
Hcmos6.rul
70
2
4.0
Hcmos7.rul
75
2.1
4.0
Hcmos8.rul
60
1.66
3.0
Hcmos8l3.rul
60
1.66
3.0
Hcmos8x.rul
83
2.4
4.0
Hcmos9.rul
68
1.95
3.0
Hcmos9x.rul
90
2.65
4.0
Hcmos10.rul
70
2.05
2.5
Hcmos10x.rul
105
3.5
4.0
Hcmos11.rul
66
2.2
2.0
Hcmos11x.rul
Lithographie
Rmétal
Cmétal
CCrosstalk
0.7µm
(Ω/q)
0.04
(aF/µm)
60
(aF/µm)
40
0.35µm
0.05
35
0.25µm
0.055
35
0.18µm
0.06
0.18µm low K
0.06
0.18µm low K, Cu
0.03
0.12µm
0.1
0.12µm low K, Cu
0.05
0.10µm
0.15
0.10µm low K, Cu
0.07
0.07µm
0.2
0.07µm, low K, Cu
0.1
36
35
34
30
Tableau I.4 : Paramètres des lignes suivant les différents process.
Nous pouvons constater que pour une interconnexion de niveau métallique trois, la capacité Cmétal reste quasiment constante pour toutes les technologies. Pour la technologie AMS08
n'ayant que deux niveaux métalliques, la capacité entre le métal 2 et la masse est plus élevée.
La capacité de couplage CCrosstalk augmente très rapidement avec la technologie en raison de
l'inversion du rapport W/L. L'introduction du "Low K" joue le rôle attendu et diminue cette
valeur, mais elle reste malgré tout importante comme le montre le rapport CCrosstalk/Cmétal.
II. Interconnexions et intégrité du signal.
2.1) Le retard de propagation.
La première conséquence visible de l'accroissement de la densité ainsi que de la longueur
maximale d'interconnexion est le temps que va mettre un signal pour se propager sur une ligne longue depuis la sortie d'une porte jusqu'à la porte suivante. Positionnons nous dans le cas
d'une ligne de métal de nivaux X, de longueur L, au dessus du substrat, que l'on considérera
comme plan de masse. Cette ligne aura tendance à se comporter comme une charge dont l'importance croit avec la longueur. L'impédance de cette ligne peut être en première approximation modélisée par une capacité vers la masse et une résistance, figure I.4a et figure I.4b, où la
ligne est assimilée à un filtre de type RC dépendant de paramètres géométriques. La simulation de la propagation sur une ligne seule (Fig. I.4c) d'un tel filtre est donnée en figure I.4d où
on observe clairement le retard introduit par une ligne de métal de 3000µm de long de section
0.5*0.5µm à une hauteur H de 2.2µm au dessus du substrat. Pour la présente simulation nous
avons utilisé un modèle de type Π RC, suffisant pour une bonne approximation du phéno-
22
mène, mais il existe bien sûr plusieurs types de modélisation qui seront développés dans le
chapitre III.
w
L
R
e
CS
h
(a)
(b)
Tension (V)
Near-end
90%
D
A
L =3 mm
B
Début de ligne
Fin de ligne
Temps (ns)
Far-end
0.0
(c)
0.2
(d)
0.4
Figure I.4 : exemple de retard de commutation simulé en 0.25 µm sur une interconnexion
de 3 mm.
2.1.1) Définition du délai.
Sur la figure I.4d, on peut, en comparant le signal en début de ligne et en fin de ligne, se
rendre compte du retard introduit par la ligne, B-A sur le graphe. Ce retard est fortement corrélé aux paramètres géométriques. Il aura tendance à augmenter avec la réduction de dimensions et ceci essentiellement à cause de l'augmentation de la résistance intrinsèque des lignes.
Pour l'étude de la propagation, il est important de donner une définition du retard qui diffère
suivant les auteurs. La plupart considère la différence B - A à VDD/2 (5.d) [Vanier98],
[EDE95]. Une autre façon est de considérer la différence D - C prises à 90% de la valeur finale du signal [ST97]. L'intérêt de se placer à la limite 10% / 90% de la valeur du signal est
d'assurer le bon établissement du signal en prenant en compte le temps de réponse de la porte.
C'est cette méthode que nous allons utiliser tout au long du manuscrit.
23
2.1.2) Notion de longueur typique.
D'après Bakoglu [BAKO90], l'évolution de la longueur typique d'interconnexion avec la
technologie est donnée par la loi :
AC
LTyp =
AC étant la surface de la puce en mm2
( 1.1 )
2
Nous avons utilisé pour AC la surface maximale autorisée par la technologie donnée figure
I.5-a. Ces données, correspondant aux données de la S.I.A, montrent la tendance à l'accroissement régulier des complexités des circuits. Ceci conduit à une augmentation régulière de la
longueur typique d'interconnexion avec la réduction de la lithographie comme présenté en I.5b. La longueur typique d'interconnexion telle que définie par (1.1) ne correspond plus à la
longueur moyenne d'interconnexion sur la puce. En effet, la réduction de la section des lignes
(Tableau I.3) se traduit par l'augmentation considérable de l'effet de retard (RC). Il devient
alors obligatoire d'insérer des répéteurs dont le but est de maintenir la vitesse de propagation
du signal en diminuant la charge de la ligne. De ce fait, la longueur moyenne d'interconnexion
devient plus petite que celle calculée par ( 1.1 ).
120
0
18
Surface en mm
100
0
100
0
Ltyp(mm)
14
80
0
80
0
12
10
60
0
60
0
8
40
0
40
0
20
0
16
18
0
0
1985
6
25
0
20
0
4
2
1990
1995
Années
2000
2005
0
1985
1990
1995
2000
2005
Années
(a) Evolution de la surface de puce maximale autorisée par la technologie ces dernières années
(b) Evolution de la longueur typique
d’interconnexions ces dernières années
Figure I.5 : Evolution des interconnexions : surface et longueur typique[BAKO90].
2.1.3) Evolution du délai avec la technologie
A partir des fichiers de règles que nous avons batis dans le précédent paragraphe, nous étudions l'évolution du délai de propagation le long d'une ligne longue de façon à démontrer
l'importance grandissante des interconnexions. Le schéma de principe utilisé pour les simulations est donné en figure I.6. Toutes les dimensions sont données en lambda (λ) pour faciliter
le passage d'une technologie à l'autre. Par définition λ vaut la moitié de la longueur minimale
du canal. Seule la longueur de la ligne reste constante (3mm).
24
P : 110*2λ
N : 65*2λ
P : 220*2λ
N : 130*2λ
P : 220*2λ
N : 130*2λ
W=4λ
P : 50*2λ
N : 30*2λ
L = 3000µm
Figure I.6 : Schéma de principe de l'étude sur l'impact des réduction de dimensions sur le
temps de propagation.
Pour notre étude nous fixons la longueur d'interconnexion à 3mm pour s'affranchir du problème de lignes démesurément longues. Notre but est de comparer le temps réponse d'une
porte seule, directement extraite des résultats de la figure I.2, avec le retard introduit par l'interconnexion.
Lithographie Résistance
(µm)
(Ω)
Capacité Near-end Far-end Temps de réponse
Cg (fF) ( C ) (ps) ( D ) (ps)
du MOS (ps)
Niveau métallique.
Ams08
75
220
270
282
222
2
Hcmos6
188
217
210
236
144
5
Hcmos7
330
210
135
190
70
6
Hcmos8
450
200
134
207
51
6
Hcmos8x
225
200
130
162
51
6
Hcmos9
1250
177
130
344
32
7
Hcmos9x
625
177
140
234
32
7
Hcmos10
2200
120
102
464
25
7
Hcmos10x
1100
120
128
280
25
7
Hcmos11
3750
100
85
654
20
8
Hcmos11x
1875
100
112
368
20
8
Tableau I.5 : Résultats de propagation de signal sur une ligne de 3mm suivant les technologies.
Le tableau I.5 donne en détail les résultats obtenus en rappelant les paramètres de lignes,
résistance et capacité. Ceux-ci nous ont permis de comparer la part du retard due aux portes
logiques ("buffer" typique de la technologie) et celle due aux interconnexions typiques définies précédemment. Cette étude est reportée dans l’histogramme de la figure I.7.
25
700
Délai (ps)
delai total (ps)
delay du MOS
600
500
400
300
200
100
11
x
11
os
os
cm
Technologie
H
cm
H
os
10
x
10
os
cm
H
cm
H
cm
os
9x
9
os
H
H
cm
os
8x
8
H
cm
os
7
H
cm
os
6
cm
os
H
cm
H
Am
s0
8
0
Figure I.7 : Histogramme représentant la part du délai due aux portes et celle due aux interconnexions (…x correspond aux filières cuivre).
La tendance globale est à l’augmentation des délais à partir de la technologie HCMOS8.
Le délai par porte diminue de façon quasi linéaire alors qu’à l’inverse, le délai de propagation
croît très rapidement pour les technologies conventionnelles (technologies dont la terminaison
ne contient pas x). La réduction de section influe considérablement sur la valeur de la résistance de la ligne, ce qui a pour effet une importante augmentation du temps de propagation
avec les réductions de dimension. En introduisant du cuivre (technologies dont la terminaison
contient x), on résout en partie ce problème en diminuant la résistance de la ligne d'un facteur
proche de deux. Mais celui-ci reste entier pour les lithographies dont la longueur de grille est
inférieur à 0.12µm (HCMOS9x). Il semble donc important de trouver d'autres solutions au niveau du "back-end" pour bénéficier des avancées technologiques relatives aux transistors
MOS.
2.1.4) Insertion de répéteurs.
La longueur des interconnexions est le point déterminant des performances actuelles des
circuits intégrés. L'introduction de répéteurs sur le chemin du signal pourrait être tout à fait
intéressant si l'on considère les performances des transistors. L'intérêt est avant tout de diminuer l'impédance équivalente de la ligne et de profiter des gains en courant des transistors
MOS. Cette technique a deux inconvénients, la surface silicium occupée par ces portes identités (répéteurs), mais surtout, ces éléments sont à insérer sur le chemin que suit l'interconnexion, nécessitant donc une modification des parties actives de la puce, compliquant de ce
fait le processus de placement routage. Chose qu'il est difficile de prendre en compte dans le
développement des outils de placement et routage automatique (Place and Route Aided Design) [SYN99].
26
Toujours en se plaçant dans le cas d'une interconnexion de longueur de 3mm, nous comparons les temps de propagation entre une structure sans répéteurs et une structure avec deux répéteurs, ce qui nous place dans la configuration de trois lignes successives de 1mm chacune
(Figure I.8). La structure du répéteur que nous avons choisi est constituée de deux inverseurs
en série de taille 220*2λ pour le PMOS et 130*2λ pour le NMOS, correspondant à un buffer
de taille maximale de la bibliothèque du fondeur.
P : 220*2λ
N : 130*2λ
P : 220*2λ
N : 130*2λ
P : 220*2λ
N : 130*2λ
I
I
L = 1000µm
L = 1000µm
L = 1000µm
Figure I.8 : Schéma de principe de l'introduction de répéteurs pour la réduction du temps
de propagation.
Pour la simulation nous avons utilisé les mêmes fichiers de règles que précédemment, et
chaque interconnexion est modélisée par un filtre de type RC en Π. Les résultats sont donnés
dans le tableau I.9a et représentés sont forme d'histogramme en figure I.9b, où les barres sombres (bleues) représentent le temps de propagation sans répéteurs, et les barres claires (rouges)
le temps de propagation avec répéteurs.
Les résultats montrent que l'introduction de répéteurs permet de re-dynamiser le signal
pour les technologies inférieures à la Hcmos8, et maintient un temps de propagation raisonnable. Par contre pour les technologies telles que la 0.7µm ou la 0.35µm, ce concept perd de son
intérêt en augmentant le temps de propagation par rapport à une ligne seule.
700
Temps (ps)
600
Avec répéteur
500
Sans répéteur
400
300
200
100
H
S0
cm 8
o
H s6
cm
o
H s7
cm
H os
cm 8
o
H s8x
cm
H os
cm 9
H os9
cm x
H os
cm 10
o
H s10
cm x
H os
cm 11
os
11
x
0
AM
Lithographie sans rept avec rept
AMS08
282
475
Hcmos6
236
366
Hcmos7
190
189
Hcmos8
207
164
Hcmos8x
162
154
Hcmos9
344
161
Hcmos9x
234
134
Hcmos10
464
182
Hcmos10x
280
139
Hcmos11
654
201
Hcmos11x
368
145
Lithographie
(a) – Tableau de résultats
(b) - graphique
Figure I.9 : Histogramme représentant le rôle des répéteurs dans la réduction du temps de
propagation.
27
Sur l'exemple d'une interconnexion de 3mm, nous avons montré que les interconnexions
jouent un rôle majeur dans les performances temporelles du circuit du fait de la prédominance
d'un effet RC. Les simulations présentées ne donnent qu'une idée de l'urgence du problème à
résoudre. Au niveau technologique l'introduction de nouveaux matériaux apporte quelques
solutions. Au niveau de la conception l'ajout de répéteurs est une solution intéressante, mais la
mise en place des critères de placement et dimensionnement de ces portes est compliquée.
C'est pourquoi, il est primordial de savoir modéliser précisément les phénomènes de propagation sur lignes longues afin de pouvoir définir rapidement des solutions permettant de continuer à augmenter les performances des circuits.
2.2) Le couplage diaphonique.
Le couplage diaphonique (crosstalk) est un phénomène parasite qui apparaît lorsque deux
lignes sont proches. Les deux pistes métalliques séparées par un diélectrique (Fig. I.10a) se
comportent alors comme si elles étaient liées par une capacité Cc (Fig. I.10b) dont la valeur
dépend des dimensions géométriques en jeu. Lorsque l'une des lignes commute (Agresseur),
l'autre (Victime) subit une perturbation comme représenté dans l'exemple de la figure I.10c.
La simulation du phénomène correspondant pour une longueur de ligne couplée de 6mm est
donnée en figure I.10d sur une technologie 0.35µm. La diaphonie apparaît par exemple sur les
bus lorsqu'un certain nombre de fils commutent alors que d'autres restent inactifs.
w
LTyp
CC
d
e
R
R
CS
CS
h
(a)
(b)
Tension (V)
Agresseur
Signal Agres seur
CC
Victime
perturbée.
VDD/2
∆V
L =6 mm
∆t
Victime
Temps ( ns)
(c)
(d)
Figure I.10 : exemple de couplage diaphonique simulé en 0.25 µm sur deux interconnexions couplées sur 6 mm.
28
2.2.1) Définitions.
Comme nous l'avons fait pour la commutation, il est intéressant de définir le bruit de couplage. Celui-ci est principalement définit par son amplitude ∆V qui caractérise les conséquences directes du phénomène. Le bruit est aussi caractérisé par la durée du phénomène noté, ∆t,
prise à ∆V/2.
Si l'on considère deux fils couplés sur une longue distance, quatre cas de figure peuvent
être envisagés suivant les configurations des lignes nommées victime et agresseur (figure
I.11) :
1. Le signal agresseur passe de la valeur logique '0' à '1', la victime est à '0' : on observe la
génération d'un bruit de couplage positif sur la ligne victime (Fig. I.11a).
génération d'un bruit de couplage négatif sur la ligne victime (Fig. I.11b).
génération d'un bruit de couplage positif sur la ligne victime entraînant un dépassement de
la valeur VDD (Fig. I.11c), tension d'alimentation.
génération d'un bruit de couplage négatif sur la ligne victime entraînant une chute de tension en dessous du Vss (Fig. I.11d), masse de la puce.
VDD
Agresseur
Victime
Victime
VSS
Time
VSS
14.a
Agresseur
Time
14.b
VDD
VDD
Victime
Agresseur
VSS
Victime
Time
VSS
Time
Agresseur
14.c
14.d
Figure I.11 : Quatre cas de crosstalk suivant les configurations de ligne.
Les cas 1 et 2 sont les plus étudiés, car ils peuvent conduire à des fautes logiques. En effet
si les conditions sont suffisantes pour générer un bruit de couplage important, le potentiel de
l'interconnexion atteint de manière transitoire la tension de commutation de la porte réceptrice
avec pour conséquence possible une faute logique. Jusqu'à une période récente, la diaphonie
n'était pas considérée comme un problème du fait de la faible amplitude du phénomène observé. Avec les réductions de dimensions latérales, les dimensions verticales restant constantes,
29
le bruit par couplage a rapidement augmenté pour atteindre des valeurs proches des tensions
de commutation. Il devient crucial de le prendre en compte dès la conception des circuits.
Le couplage diaphonique commence à être pris en compte à partir de 1990 avec les études
de T. Sakurai [SAKU93], qui propose des formulations analytiques pour le calcul des capacités de couplage, et par E. Sicard [SIC92] qui donne une estimation du couplage prenant en
compte les résistances de commutateurs. Mais toutes ces formulations ne sont plus adaptées
au problème posé par les technologies submicroniques.
2.2.2) Evolution de la diaphonie avec la technologie
Pour quantifier l'évolution de la diaphonie avec les réductions technologiques, nous baserons notre étude sur le schéma de principe décrit en figure I.12 où l'on simule l'amplitude de la
diaphonie sur une ligne de 3mm. Les tailles de transistors et des lignes sont données en lambda (λ) de façon à se caler sur les règles de dessin exposées dans les tableaux 2 et 3.
P : 110*2λ
N : 65*2λ
P : 220*2λ
N : 130*2λ
S=4λ W=4λ
L = 3000µm
P : 220*2λ
N : 130*2λ
P : 50*2λ
N : 30*2λ
Figure I.12 : Schéma de principe de l'étude sur l'impact des réductions de dimensions sur
le temps de propagation.
Pour cette étude nous modélisons le couplage en prenant en compte la résistance équivalente de chaque ligne R, la capacité vers la masse Cg, ainsi que la capacité de couplage, Cc,
comme le montre la figure I.13. Pour ce modèle on considère que la capacité totale est répartie en début et en fin de ligne. Elles ont donc pour valeur Cg/2 et Cc/2.
Rl1
Cg/2
Cc/2
Rl2
Cg/2
Cc/2
Cg/2
Cc/2
Rl3
Cg/2
Cc/2
Cg/2
Cg/2
Figure I.13 : Principe de simulation du couplage diaphonique sur trois lignes
30
Amplitude Amplitude
de
de
Niveau
Crosstalk Crosstalk métallique.
(%VDD)
(∆V)
0.626
13.24
2
1.372
41.576
5
Lithographie
(µm)
Résistance
(Ω)
Capacité
Cg
(fF)
Capacité
Cc
(fF)
VDD
(V)
Ams08
75
138
260.1
5.0
Hcmos6
188
90
351
3.3
Hcmos7
330
105
438
2.5
1.2
48
6
Hcmos8
450
109.5
459
2.0
1.103
55.15
6
Hcmos8L3
450
106.5
390
2.0
1.07
53.5
6
Hcmos8x
225
106.5
393
2.0
1.05
52.5
6
Hcmos9
1250
105
498
1.5
0.87
58
7
Hcmos9x
625
100.5
411
1.5
0.87
58
7
Hcmos10
2200
103.5
573
1.2
0.683
56.917
7
Hcmos10x
1100
95.1
414
1.2
0.668
55.667
7
Hcmos11
3750
105
648
1.0
0.522
52.2
8
Hcmos11x
1875
93
399
1.0
0.56
56
8
Tableau I.6 : Résultats de bruit induit par couplage diaphonique sur une ligne de 3mm suivant les technologies.
Les résultats observés sont donnés dans le tableau I.6, et résumés dans l'histogramme de la
figure I.14, où l'amplitude du bruit est donnée en volt (axe de gauche) et en % de VDD (axe de
droite). Nous porterons tout particulièrement notre attention sur la courbe d'évolution du couplage rapportée en % de VDD. On peut constater que pour la technologie 0.7µm, ce phénomène n'est pas très important, et sa valeur n'excède pas 15% de VDD. A partir de la technologie HCMOS6, cette valeur de tension croit considérablement pour immédiatement atteindre
plus de 40%. Pour les autres technologies, l'amplitude reportée à VDD continue à augmenter
pour se stabiliser autour de 50, 60% de VDD. Il est bien évident que de telles valeurs ne sont
pas admissibles lorsque l'on considère que le niveau critique de bruit est de 30%, valeur de
commutation des portes les plus sensibles. Cependant, à partir de la technologie HCMOS8,
l'amplitude du bruit de couplage se stabilise entre 50% et 60% de VDD. On peut estimer que
ceci est dû à l'augmentation importante de la résistance des lignes avec la réduction des dimensions.
31
1.6
70
Volts (V)
% VDD
1.4
60
1.2
50
Bruit(mV)
Bruit(%VDD)
1
40
0.8
30
0.6
20
0.4
10
0.2
0
AM
S0
8
H
C
M
O
S6
H
C
M
O
S7
H
C
M
O
S8
H
C
M
O
S8
L3
H
C
M
O
S8
x
H
C
M
O
S9
H
C
M
O
S9
x
H
C
M
O
S1
H
0
C
M
O
S1
0x
H
C
M
O
S1
H
1
C
M
O
S1
1x
0
Technologies
Figure I.14 : Histogramme représentant le bruit de diaphonie sur une piste de 3mm.
Comme nous l'avons fait pour l'étude sur les phénomènes de propagation, nous pouvons
nous intéresser à l'introduction de deux répéteurs sur les lignes couplées et observer la différence d'amplitude. Une comparaison des deux méthodologies est reportée dans l'histogramme
de la figure I.15 où l'on représente le bruit en pourcentage de VDD.
% VDD
80
70
60
Bruit ss rpt
Bruit avec rpt
50
40
30
20
10
AM
H S08
C
M
H OS
C
M 6
H OS
C
7
H MO
C
M S8
O
H S8L
C
M 3
O
H S8
C
M x
H OS
C
M 9
H OS
C
M 9x
H OS
C
M 10
O
H S1
C
M 0x
H OS
C
M 11
O
S1
1x
0
Technologies
Figure I.15 : Comparaison de l'amplitude de la diaphonie pour des ligne de 3mm avec et
sans répéteurs.
L'introduction de répéteurs diminue significativement l'amplitude du bruit de diaphonie
pour la majorité des technologies jusqu'à la génération HCMOS10 (0.12µm). Par contre pour
la technologie HCMOS11, la réduction de la résistance par découpage de l'interconnexion,
32
augmente considérablement le couplage. L'introduction du cuivre et des diélectriques à faible
permittivité (HCMOS11x) limite le phénomène.
Pourtant la configuration que nous avons utilisée n'est pas le cas le pire que l'on puisse rencontrer. On peut trouver des structures "dissymétriques", où les tailles des buffers des lignes
"agresseurs" et "victime" ne sont pas identiques, et où les sens de parcours du signal sont opposés (Fig. I.16a). Ces configurations amèneraient un bruit de couplage encore plus important. Pour les simulations qui suivent nous avons utilisé sur la technologie HCMOS8
(0.18µm) et trois cas sont étudiés (Fig.I.16b).
P : 220*2λ
N : 130*2λ
P : 15*2λ
N : 7*2λ
L = 3000µm
(16.a)
2.000
Volts (V)
1.800
1.600
Cas "1"
1.400
Cas "2"
1.200
Cas "3"
1.000
0.800
0.600
0.400
0.200
0.000
-0.2000.000
Time (ns)
0.500
1.000
1.500
2.000
(16.b)
Figure I.16 : Simulation du bruit de couplage en technologie HCMOS8 pour 3 cas de figures
Sur la figure I.16, trois cas de couplages sont reportés. Le Cas "1" correspond à la configuration de la figure 16 où les lignes sont dans le même sens, sans dissymétrie entre les transistors. Pour le cas "2", nous avons gardé les tailles des transistors, mais la ligne victime a été
inversée. Finalement le cas "3" présente une ligne inversée, avec un transistor d'entrée dont la
taille a été divisée par quatre. L'amplitude du bruit de couplage diaphonique passe respectivement de 1.1 V (55% de VDD) à 1.4 V (70% de VDD) pour pratiquement atteindre 90% de
VDD, 1.717 V (86% de VDD).
Suivant les configurations, on s'aperçoit que le couplage diaphonique peut engendrer des
phénomènes parasites très différents et dont l'importance peut être considérable. La problé-
33
matique de la diaphonie est aujourd'hui devenue une problème majeur qu'il faut prendre en
compte au moment de la conception du circuit.
2.3) Le retard induit par couplage diaphonique.
Nous nous intéressons dans ce paragraphe au retard induit par couplage diaphonique appelé aussi "Crosstalk delay". Dans le paragraphe précédent nous avons vu que lorsque deux
pistes sont couplées, une commutation sur l’une d'entre elles entraînait une variation de tension sur l’interconnexion voisine portée à un potentiel fixe. Mais lorsque les deux pistes
commutent quasiment au même moment, un autre genre de phénomène parasite apparaît : le
délai induit par couplage. La figure I.17 montre comment un front descendant sur la ligne
coupable ralentit un front montant sur la ligne victime. Les conséquences de ces variations de
temps de commutation peuvent être la désynchronisation des circuits, une distorsion des signaux de contrôle des bascules, allant jusqu'à provoquer une faute dans les systèmes logiques.
Pour calculer le retard induit par diaphonie on peut garder la définition que nous avons utilisée pour caractériser le retard de propagation en considérant le temps que met le signal pour
atteindre 90% de sa valeur finale. Mais il convient aussi de calibrer le délai additionnel introduit par le couplage ∆tXT pour une modélisation correcte du phénomène.
VDD
Agresseur
90%
∆t
∆ tXT
CC
Commutation
sans Couplage
Victime
perturbé
e.
Délai induit
par couplage
L =6 mm
Victime
Temps (ns)
(a)
(b)
Figure I.17 : Principe et simulation du retard induit par couplage.
Jusqu'à une période récente, le délai induit par couplage était un phénomène négligé. Ceci
est essentiellement du à complexité de la mise en place d'une telle mesure, car le phénomène
observé peut être très différent suivant la synchronisation des fronts et leur sens. F. Moll et M.
Roca présentent une des premières mesure indirecte de délai induit par couplage [Moll97] en
générant une faute logique sur une bascule. En 1999 S. Delmas présente une méthode de mesure permettant d'effectuer l'échantillonnage de ce phénomène [DEL99]. Plusieurs cas peuvent être envisagés comme le montre la figure I.18.
34
Tension
VDD
VDD
Tension
Agresseur
Victime
Victime
Agresseur
Temps
VSS
Temps
VSS
(a)
VDD
(b)
Victime
Tension
VDD
Agresseur
Victime
Temps
VSS
Tension
VSS
(c)
Agresseur Temps
(d)
Figure I.18 : Evaluation des différents cas de délai induit par couplage diaphonique suivant les fronts.
Les cas a et b montrent des signaux qui commutent en sens contraire. On observe alors sur
la ligne "victime" l'apparition d'un pic de tension qui aura pour effet de retarder le passage du
signal de "0" à "1" ou de "1" à "0".
Les cas c et d montrent des signaux qui commutent dans le même sens. Les deux lignes auront alors tendance à se tirer mutuellement vers leur valeur finale, et ceci engendrera une accélération de la commutation.
Les deux derniers cas envisagés montrent clairement qu'il est possible d'obtenir un délai
∆tXT négatif. C'est pourquoi nous avons décidé de définir celui-ci par rapport à 90% de la valeur finale du signal. A partir de cette définition nous nous positionnons dans le pire des cas
pour effectuer des simulations sur les différentes technologies définies au début du chapitre.
La configuration utilisée est similaire à celle décrite en figure I.13, mais on injecte maintenant
une commutation descendante sur la ligne victime. Le tableau (a) de la figure I.19 résume les
différentes valeurs trouvées en considérant deux cas:
• une ligne de 3mm sans répéteurs
• une ligne de 3mm avec deux répéteurs.
35
avec rept
1,415
1,354
0,888
1,437
1,292
1,19
1,867
1,434
2,515
1,102
3,995
1,63
20
18
16
14
12
10
8
6
4
2
0
Temps (ns)
ss rept
avec rept
H S0
C
M 8
H OS
C
M 6
H OS
C
7
H MO
C
M S8
O
H S8
C
M L3
O
H S8
C
M x
H OS
C
M 9
H OS
C
M 9
H O x
C S
M 10
O
H S1
C
M 0
H O x
C S
M 11
O
S1
1x
ss rept
1.165
1,017
1,403
1,886
1,61
0,93
5,4
2,425
9,728
4,091
20
8,904
AM
Techno
AMS08
HCMOS6
HCMOS7
HCMOS8
HCMOS8L3
HCMOS8x
HCMOS9
HCMOS9x
HCMOS10
HCMOS10x
HCMOS11
HCMOS11x
Lithographie
(a) Tableau de résultats
(b) graphique
Figure I.19 : Histogramme illustrant le rôle des répéteurs dans la réduction du temps de
propagation.
On retrouve dans ces courbes les résultats que nous avons obtenus lors de l'étude de la propagation, aussi bien sans répéteurs qu'avec répéteurs. Cependant les délais observés ici sont
beaucoup plus importants que pour un commutation simple, ceci à cause de l'introduction du
pic de surtension tirant le signal en sens opposé. La diaphonie associée à la commutation a
donc pour effet de dégrader fortement les délais, pour obtenir en HCMOS11 une valeur de
20ns. L'introduction du cuivre et d'un diélectrique de constant εr = 2 va permettre une réduction de 55% de cette valeur. Il est donc maintenant évident que pour accroître les performances des circuits intégrés, il est nécessaire de changer de matériaux. L'introduction de répéteurs
permet une amélioration considérable à compter de la technologie HCMOS9, avec pour la
technologie HCMOS11 un gain de 80%. D'après les simulations, en combinant introduction
de répéteurs et nouveaux matériaux on passe d'un délai de couplage de 20ns à 1.63ns, soi une
réduction de 92%.
III. Quelles Solutions pour résoudre les problèmes d'intégrité de signal.
Face aux réductions de dimensions, l'intégrité de signal devient un problème majeur dans
la conception des circuits intégrés. Pour pallier aux différents problèmes rencontrés de délai
de propagation et de bruit induits par couplage diaphonique, il est maintenant nécessaire
d'adopter un certain nombre de solutions technologiques permettant de réduire l'effet de retard
et de diaphonie. L'introduction de nouveaux matériaux comme le cuivre et les diélectriques à
faible permittivité sont des évolutions incontournables, mais celles-ci ne sont pas suffisantes
face à la rapidité à laquelle les technologies évoluent. Il est donc nécessaire d'envisager des
36
solutions au niveau conception qui permettraient de garantir l'intégrité du signal. Deux méthodologies peuvent être abordées:
• Mise en place de règles de dessin dédiées à l'intégrité de signal
• Vérification et simulation "Post Layout".
3.1) Règles de dessin dédiées à l'intégrité de signal.
Cette étape est complexe si on considère tous les parasites à la fois. En effet, résoudre le
problème du délai de propagation n'est pas forcement compatible avec la réduction du bruit de
couplage diaphonique comme en témoigne la figure I.20. Dans cet exemple, on s'intéresse au
dimensionnement de deux lignes couplées où on cherche à optimiser le rapport largeur de
piste (W et W=S), épaisseur (T). Pour cet exemple on choisit de garder constant la section
(W*T) de la piste de façon à conserver la même valeur de résistance. Dans le cas 27.a, le
"pitch" (W+S) est élevé, ce qui conduit à une augmentation de la capacité vers la masse et une
diminution de la capacité de couplage. On observera alors une augmentation du délai de propagation et un faible couplage diaphonique. Si pour diminuer le temps de propagation on
choisit de diminuer le pitch, on diminuera la capacité masse, mais en contre partie on accentuera l'effet de couplage.
V
V
W
S
Time
Time
Délai élevé
Crosstalk faible
(27.a)
V
V
T
Time
Délai faible
Time
Crosstalk élevé
(27.b)
Figure I.20 : Exemple d'optimisation de la géométrie de deux pistes couplées
Il semble donc évident qu'il y ait des compromis à faire suivant le ou les parasites dont on
veut s'affranchir. Cette étape peut passer par l'élaboration de critères définissant des règles de
dessin adaptées pour chaque technologie. Une liste non exhaustive de quelques-uns de ces
critères et règles pourrait être :
§ Distance minimale entre pistes,
§ Longueur maximale de routage avant l'insertion d'un répéteur
37
§
Longueur maximale de couplage entre deux pistes pour ne pas dépasser 20% de
VDD
§ Choix des tailles de transistors pour une optimisation du délai
§ Choix de routage des pistes si le délai induit par couplage dépasse de 20% le délai
initial.
Cette liste peut bien sûr être allongée, et on comprend les difficultés qu'il faut résoudre
pour définir clairement tous les critères qui pourront permettre par la suite d'élaborer des circuits dépourvus de phénomènes parasites liés aux interconnexions. Un certain nombre d'études tentent de trouver des solutions permettant d'optimiser les circuits tant sur le délai que sur
les bruit . C'est le cas de J. Cong qui propose des algorithmes pour l'optimisation des délais de
propagations [CONG98] et du couplage diaphonique [CONG97]. Mais les méthodes que propose J. Cong sont difficiles à mettre en œuvre, et peu réalistes dans le sens où elles sont basées sur un ensemble complexe de simulations. Il est nécessaire de simplifier ces approches et
de les valider sur des bases expérimentales si l'on souhaite pouvoir les utiliser dès la conception des circuits aux niveaux des règles de dessin.
3.2) Vérification et simulation "Post-Layout".
La mise en place de critères pouvant couvrir tous les domaines de l'intégrité de signal semble malgré tout utopique quant on pense à la complexité que pose le routage complet de circuits comportant plusieurs millions de transistors. La vérification des problèmes d'intégrité de
signal peut par contre s'effectuer après le routage complet de la puce, il s'agit d'une vérification "Post-Layout". Le but de cette opération est d'extraire à partir du layout les nœuds critiques parmi des millions, et d'évaluer avec le plus de précision possible l'amplitude du phénomène parasite. On pourra alors par la suite envisager des modifications ponctuelles du layout.
La condition sine-qua-non pour aboutir à ce résultat est d'être capable d'extraire les paramètres R, L et C des nœuds et de savoir quel est le modèle de simulation le mieux adapté à la situation.
L'extraction des paramètres fait appel à des notions d'électromagnétisme puisqu'il s'agit de
conducteurs noyés dans un milieu diélectrique [BREW86]. Il y a quelques années, alors que la
lithographie était encore supérieure à 0.7µm et que le nombre de niveaux métalliques ne dépassait pas deux, une approche à deux dimensions de la résolution des équations de Maxwell
et Laplace était suffisante. Aujourd'hui, étant donné l'augmentation du nombre des niveaux
métalliques, les variations de diélectriques et des techniques de routage, ce problème est devenu tridimensionnel, ce qui tend à faire exploser le temps de calcul nécessaire. L'utilisation
de formulations analytiques du calcul de C et L basées sur une définition géométrique permet
de résoudre le problème du temps de calcul [SAKU83] [DELO97]. Mais en contre partie, ces
formulations ont un domaine d'utilisation limité et ne couvrent pas tous les cas possibles.
La deuxième partie qui consiste à simuler les interconnexions n'est pas innée car il existe
plusieurs façons de modéliser les interconnexions. De là va découler la précision que l'on at38
tend et le temps de simulation suivant la complexité du modèle choisit. Ce choix est critique
quand l'on sait que le modèle n'est pas forcement un critère de précision et que cela dépend
des cas rencontrés. La question reste dont entière sur la stratégie à adopter quant il faut simuler plusieurs milliers de nœuds.
IV. Conclusion.
Si les interconnexions ont été longtemps négligées elles sont aujourd'hui au centre de nombreuses études. Nous avons pu montrer par des simulations simples que, aux vues des rapides
évolutions technologiques, le délai de propagation, le bruit induit par couplage diaphonique et
le délai induit par couplage vont devenir des facteurs prédominant dans le bon fonctionnement
des circuits intégrés. Malgré l'introduction du cuivre et des diélectriques à faibles permittivités
dans les filières de production, le problème d'intégrité de signal demeure présent. Il parait
donc nécessaire de mettre en place des méthodologies de conception, extraction et simulation
de circuits autour des interconnexions pour s'assurer de la fiabilité des systèmes. Parmi les
solutions envisagées, l'introduction de répéteurs permet de réduire de façon non négligeable le
délai de propagation. Cependant il ne résout pas entièrement le problème du couplage diaphonique, et il faut préciser avec soin la façon dont on place les répéteurs. Il existe donc
un réel manque d'informations et de solutions au niveau de la mise en place des règles de
dessins et des méthodes de conception pour palier aux problèmes d'intégrité du signal.
39
Références :
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Semiconductor Industry Association, "The Technology Roadmap for Semiconductors : Technology Needs", 1997 édition. http ://www.sematech.org/public
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41
Chapitre II : Rappel sur la théorie des interconnexions
42
I. ) Rappel d'électromagnétisme
La théorie de la propagation des ondes électromagnétiques est à la base de la modélisation
des interconnexions en circuits intégrés dans le sens où elle mène au formalisme couramment
utilisé, qui correspond à la modélisation des lignes sous la forme de paramètres R, L, C et G.
Au cours de ce chapitre nous décrivons comment, à partir des équations électromagnétiques, il
est possible de modéliser le comportement électrique des interconnexions.
Les phénomènes électromagnétiques mis en jeu dans les transitions rapides concernent les
interactions entre électricité et magnétisme. Ils furent découverts en 1819 par Oersted (champ
magnétique crée par un courant électrique) et par Faraday en 1830 (courant électrique créé par
un champ magnétique variable). La notion de propagation des ondes électromagnétiques fut
elle découverte en 1887 par Hertz. Les résultats des expériences d'Oersted furent traduits mathématiquement par Biot et Savart en 1820 puis par Ampére. Ceux de Faraday par Lenz puis
par Foucauld en 1850 aboutissant à la théorie de Maxwell en 1873 dont les équations prirent
une forme définitive en 1884 grâce à Heaviside [Char97].
Les équations de Maxwell telles que nous les connaissons sont nées il y a déjà plus d'un
siècle. Les télécommunications, en particulier la téléphonie mobile, utilisent ces équations
comme base en vue de la modélisation.
Les équations de Maxwell régissant les phénomènes électromagnétiques sont aussi essentielles pour l'analyse des phénomènes propres aux circuits intégrés. Dans notre étude, nous
nous intéressons plus particulièrement à la façon dont ces lois peuvent êtres appliquées aux
interconnexions dans les circuits fabriqués en technologie CMOS. Pour cela nous tâcherons
dans un premier temps d'expliciter succinctement les équations de Maxwell en les appliquant
aux milieux diélectriques et aux conducteurs (Aluminium, Cuivre). Dans un deuxième temps
nous présenterons une méthode puissante et générale de résolution appliquée à la propagation.
Enfin nous décrirons les différents modes de propagation avec un intérêt particulier pour les
technologies CMOS agressives. Nous pouvons alors faire l'analogie avec la modélisation de
type RLC couramment utilisée pour la simulation des interconnexions en basse fréquence et
en haute fréquence.
1.1 ) Equations de Maxwell.
Les ondes électromagnétiques se propagent sans support matériel apparent contrairement
aux ondes qui se caractérisent par un phénomène de propagation de proche en proche ( vibrations) [PER96]. L'approche théorique considère dans un premier temps le vide comme un milieu continu dont l'état électromagnétique est entièrement défini par deux paramètres mesurables en tout point de l'espace ret à chaque instant:
- le champ rE , ou champ électrique.
- le champ B , ou champ magnétique.
Ces deux paramètres sont directement liés aux grandeurs:
43
r
- D Induction électrique,
r
- H Induction magnétique
par les relations :
r
r
B
H=
µr
r
D = å .E
( 2.1a )
( 2.1b )
où µ représente la perméabilité,
où ε la permittivité du milieu.
Dans cette théorie, le vide est un milieu comme un autre, avec une permittivité et une perméabilité propre respectives :
ε
0
µ
=
0
1
−9
. 10
36 .π
= 4 π . 10
( 2.2a )
−7
( 2.2b )
les unités sont:
ε : Farad par mètre (F/m) ou capacité par unité de longueur.
µ : Henry par mètre ou inductance par unité de longueur.
r
r
L'état électromagnétique est défini par cinq paramètres : D , H ,
r
r r
r
B , E et j , où le para-
mètre j représente la densité de courant en chaque point de l'espace. Ces paramètres sont reliés par des équations d'état, les équations de Maxwell.
Le système complet est de la forme :
r
div D = ρc
r
div B = 0r
r
∂B
rot E = ∂t r
r r
∂D
rot H = j +
∂t
( 2.3a )
( 2.3b )
( 2.3c )
( 2.3d )
L'équation ( 2.3a ) correspond au théorème de Gauss où ρ c représente la distribution de
densité de charge exprimée en Coulomb par mètre cube (C/m3). Cette équation nous dit que la
densité de flux électrique sortant par les surfaces d'un élément volumique V est équivalente à
la densité de charge ρ c que contient ce même élément.
L'équation très proche de l'équation ( 2.3b ) est couramment appelée loi de conservation
des flux.
44
Les deux dernières équations, ( 2.3c ) et ( 2.3d ) lient les quantités magnétiques et électriques entre elles, et sont appelées respectivement, équation Maxwell-Faraday ou loi de l'induction, et équation de Maxwell-Ampère ou champ magnétique crée par un courant.
r
Si l'on cherche maintenant à exprimer la densité de courant j (A/m), celle-ci peut se décomposer sous la forme:
r r r
j = js + j c
( 2.4 )
r
Où js est le courant source des différents champs magnétiques et,
r
Où jc le courant de conduction.
Dans le cas des circuit intégrés, il n'y a pas de source magnétique propre, et on peut donc
r
considérer que js = 0 . La densité de courant totale sera alors uniquement représentée par la
r
quantité jc qui d'après la loi d'Ohm s'écrit :
r
r
jc = σ . E
Où
( 2.5 )
σ représente la conductivité du milieu. Pour les milieux conducteurs, σ s'exprime en
Siemens par mètres ou conductance par unité de longueur.
Les équations de Maxwell comme toutes les autres équations différentielles, ont une infinité de solutions, et il faut donc pour les résoudre spécifier des conditions aux limites. Ces
conditions aux limites sont définies aux interfaces entre milieux différents. Si l'on considère
deux milieux M1 et M2, définis par leurs paramètres propres, ε1 , µ1 , σ 1 et ε 2 , µ 2 , σ 2 respectivement, les conditions de transfert entre milieu sont les suivantes :
• Les composantes tangentielles du champ électrique et de l'induction magnétique
restent continues.
r
r
E t1 = E t 2
r
r
H t1 = H t 2
•
( 2.6a )
( 2.6b )
Les composantes normales du champ magnétique et de l'induction électrique
restent continues
r
r
( 2.6c )
D n1 = D n 2
r
r
( 2.6d )
B = B
n1
n2
Prenons l'exemple où l'un des deux milieux (M2) est un conducteur parfait, condition que
l'on pourrait apparenter à l'interface ligne de métal, diélectrique (SiO2). Dans ce cas précis, la
conductivité est infinie, σ = ∞ . D'après l'équation ( 2.5 ) et les équations de Maxwell ( 2.3 ),
r
r
r
r
tous les vecteurs de champ sont nuls ( c'est à dire E 2 = 0, D 2 = 0, H 2 = 0, B 2 = 0 )
[CLAY92]. En conséquence, les vecteurs tangentiels ( 2.6a-b ) et normaux ( 2.6c-d ) sont nuls
comme représenté sur la figure II.1. Le résultat des équations ( 2.6 ) devient :
45
r
Et1 = 0
r
Bn1 = 0
r
Ht1 = KS
r
Dn1 =ñ S
( 2.7a )
( 2.7b )
( 2.7c )
( 2.7d )
Deux nouvelles quantités apparaissent :
• La densité de courant de surface K S , exprimée en Ampère par mètre (A/m), représente la
•
distribution de courant à l'interface par unité de longueur.
La densité de charge par unité de surface ρ S , exprimée en Coulomb par mètre carré
(C/m2).
La figure II.1 (ci-dessous) nous permet de comprendre pourquoi le champ
perpendiculaire aux surfaces du conducteur.
r
E est toujours
z
Milieu M1
y
ε1 , µ1 , σ 1
x
Et1 = 0
Milieu M2
Conducteur parfait
σ =∞
Et2 = 0
E2
B1
Bn2 = 0
Bn1 = 0
Ht1
Ht2 = 0
Dn1
Dn2 = 0
Figure II.1 : Illustration des conditions aux limites quand l'un des milieux est un conducteur parfait.
1.2 ) Régime statique.
Après avoir défini les équations de Maxwell de façon générale, nous allons nous intéresser
aux différents régimes dans lesquels elles s'appliquent. Le régime statique est peut être le plus
simple à aborder dans le sens où il n'y a aucun mouvement de charges, et donc pas de courant.
Ce mode de fonctionnement est généralement utilisé pour calculer les paramètres de lignes
RLC. Les équations de Maxwell s'écrivent alors :
46
r
div D
r
div B
r
rot E
r
rot H
=0
= 0
= 0
r
= j
( 2.8a )
( 2.8b )
( 2.8c )
( 2.8d )
Les contraintes
r r de l'électrostatique et de la magnétostatique sont applicables. De ce fait, les
grandeurs E et H sont définies par les Laplaciens :
r
( 2.9a )
∆E = 0
r
r
r
(
2.9b
)
et
=0
div
H
∆ H = rot j
r
En considérant que le champ E dérive d'un
r
r
potentiel Φ ( E = −gradΦ ), et que la conservation des charges se réduit à div j = 0 , on
tombe alors sur les équations de Laplace pour le champ électrique ( 2.10a ) et pour le champ
magnétique ( 2.10b ) :
div (ε grad Φ ) = 0
r
1
div ( rot A ) = 0
µ
( 2.10a )
( 2.10b )
Où Φ est le potentiel scalaire du
champ électrique
r
Où A est le potentiel vecteur du champ magnétique.
Les équations de Laplace sont largement utilisées pour le calcul des paramètres statiques
des lignes, à savoir R et C séparant deux conducteurs (Fig. II.2). Dans le domaine des circuits
intégrés la résistance entre conducteurs est nulle car le diélectrique est considéré sans perte. Si
nous considérons deux conducteurs parfaits ( σ m = ∞ ), placés dans un milieu diélectrique de
permittivité
ε
et de conductivité
σ d , nous pouvons alors calculer la capacité et la résis-
tance les séparant grâce aux résolutions intégrales suivantes :
r
E
∫ .dl
L
r
R =
σ
E
∫ .dS
S
r
ε
E
∫ .dS
C = S r
∫ E .dl
47
( 2.11a )
( 2.11b )
Surface
S
Diélectrique
ε,σ
Conducteur 1
Φ =1
Conducteur 2
Φ=0
L
Figure II.2 : Deux conducteurs parfaits dans un milieu diélectrique.
Pour résoudre ces équations, on défini arbitrairement les valeurs des potentiels scalaires, Φ , normalisées 1 et 0 permettant de résoudre les équations de Laplace. On peut écrire à
partir de ces deux équations la relation suivante pour les matériaux semi-conducteurs :
RC =
ε
σ
( 2.12 )
Nous pourrons utiliser cette formulation comme une approximation pour déterminer R et
C, à condition que le milieu dans lequel se trouvent les conducteurs soit parfaitement homogène, ce qui n'est pas rigoureusement le cas des structures des circuits intégrés.
De plus, les formulations que nous avons exposées au cours de ce paragraphe ne sont valables que pour les approximations quasi-statiques. Elles ne tiennent donc pas compte des variations des paramètres R, C et L en fonction de la fréquence. Il faudra donc, pour affiner notre extraction de paramètre, chercher des formulations plus adéquates et s'orienter vers un régime harmonique de propagation; surtout lorsque l'on tend vers des fréquences élevées de
fonctionnement.
1.3) Régime harmonique.
Pour le régime harmonique, on considère que les variations temporelles des champs vectoriels sont une variation sinusoïdale du temps, pouvant s'écrire sous la forme complexe e jω t .
Dans cette représentation complexe de l'onde, la pulsation ω = 2πf où f est la fréquence de
propagation de l'onde. Cette considération permet de simplifier la résolution mathématique
r r
des équations de Maxwellr en écrivant les champs E et H sous la forme:
E = E m (x, y, z ).e jω t
( 2.13a )
r
H = H m ( x , y, z).e jωt
( 2.13b )
En appliquant le régime harmonique aux équations de Maxwell décrites en ( 2.3 ), celles-ci
se transforment pour arriver aux équations suivantes :
r
div ε E = ρ c
r
div H = 0
r
r
rot E = -j ùj 0 H
r
r
r
rot H = σ E + jù ε E
48
( 2.14a )
( 2.14b )
( 2.14c )
( 2.14d )
Dans ces équations, la permittivité, la perméabilité et la conductivité peuvent être complexes et sont donc des fonctions variant avec la fréquence; ce qui est le cas de la plupart des
matériaux, et notamment des matériaux à pertes. Sachant que σ traduit les pertes ohmiques et
ε les pertes diélectriques, on introduit la notion de permittivité complexe ε~ telle que :
ε~ = ε 0ε r ( 1 − jtan δ )
( 2.15a )
où tan δ = tan δ d + tan δ c
( 2.15b )
Où δ représente l'angle de perte,
Où δ d représente l'angle de perte du diélectrique,
Où δ c représente l'angle de perte du conducteur.
La représentation harmonique est intéressante puisqu'elle est très proche de la commutation
d'un transistor MOS connecté à une piste métallique. Pour déterminer la fréquence de fonctionnement, nous nous basons sur le temps de transition de la porte. Si nous nous référons à la
figure 1.5 du chapitre I, concernant l'étude de la fréquence de fonctionnement d'un oscillateur
à trois inverseurs, nous pouvons établir les fréquences relatives à chaque technologie que nous
appliquerons pour la résolution des équations du régime harmonique (Tableau II.1).
Lithographie
fréquence (GHz)
AMS08
Hcmos6
Hcmos7
Hcmos8
Hcmos9
Hcmos10
Hcmos11
4.5
6.9
14.4
19.5
31.5
41.1
50.7
Pulsation ( ω )
(rad/m)
28.2743
43.3539
90.4778
122.522
197.920
258.238
318.551
Tableau II.1 : Evolution des fréquences et pulsations en fonction des technologies.
Si on se place dans un milieu diélectrique homogène, le résultat de la résolution des équations de Maxwell en régime harmonique conduit aux équations de propagation :
r
r
∇2H - k 2H = 0
r
∇2E - k 2E = 0
Où
( 2.16a )
( 2.16b )
k représente la constante de propagation de l'onde électromagnétique :
σ

k 2 = ω 2µ  ε - j 
ω

( 2.16c )
1.4) Les fonctions de Green
Des formulations sous forme intégrale permettent de résoudre les équations de propagation
dans les milieux diélectriques. Pour cela il faut introduire au formalisme mathématique deux
grandeurs donnant le champ électrique en fonction des densités de courant et des charges, qui
49
r
sont respectivement le potentiel vecteur A , et le potentiel scalaire Φ (potentiel de surface),
aussi appelé potentiel de Lorentz, définis de la façon suivante:
r
r
B = rot A r
r
∂A
E = -grad Ö∂t
sont liés par la relation :
( 2.17a )
( 2.17b )
r
D'après la jauge de Lorentz, A et Φ
r 1 ∂Φ
div A + 2
c ∂t
( 2.18 )
Où c représente la célérité de la lumière soit : c = 3.10 .
8
Ces relations conduisent aux intégrales définissant les potentiels magnétiques et électriques
dans l'espace τ :
r
r
( 2.19a )
A (r,t ) = j .G (r,r ')dτ
∫∫∫ m
Φ (r,t ) = ∫∫∫ ρ c .G e (r,r ')dτ
( 2.19b )
Où G m représente la fonction de
Green magnétique,
Où G e représente la fonction de Green électrique.
Dans l'équation ( 2.14b ), le potentiel de Lorentz représente le potentiel répartit dans l'espace τ . Si on considère des charges ponctuelles dans un régime statique, Φ est la différence
de potentiel entre ces deux charges et l'équation (2.14b ) peut alors s'écrire :
V(r) = ∫∫∫ ρ c (r).Ge (r , r ')dτ
( 2.20 )
La résolution de cette solution intégrale est relativement simple à partir du moment où l'on
arrive à déterminer la fonction de Green. La formulation la plus connue de cette fonction correspond à la formulation de la force électrostatique Fe existant entre deux charges ponctuelles
q et q' et dont les coordonnées dans un plan à une dimension sont r et r'. La fonction de Green
équivalente est donnée par :
Ge = Fe =
1
q − q'
4πε R ( r − r' )2
( 2.21 )
Si l'on étend cette formulation à l'espace à deux dimensions, la fonction de Green est alors
définie par :
G (r,r' ) =
Où
Où
Où
[
1
r r
r r
Log r − r ' − Log r − r ' '
2πε r
]
r
r , est le point d'observation,
r
r' est le point source,
r
r' '
r
est le point image de r' par rapport au plan de masse.
50
( 2.22 )
La répartition des charges dans l'espace est donc déterminée par la fonction de Green électrique. Lorsque l'on utilise un logiciel d'extraction des paramètres basé sur la résolution des
fonctions de Green, il faut donc diviser le volume en surfaces élémentaires (équivalentes à des
plans de charge ou panneaux). La capacité entre deux conducteurs i et j est extraite en estimant que la somme des charges obtenues soit égale à:
Cij = ∑ q k
( 2.23 )
k ∈ conducteur i
Pour que cette formulation soit effective, il faut normaliser les tensions sur les conducteurs
à '1' pour le conducteur i, et '0' pour le conducteur j.
De la même façon que nous avons extrait la capacité, il est possible de déterminer les réseaux d'inductances des interconnexions. Pour cela, on utilise la formulation ( 2.19b ) définissant la fonction de Green magnétique (Gm) en fixant les courants à 1 Ampère pour le conducteur i, et 0 Ampère pour les autres. La fonction de Green magnétique est proche de la fonction
de Green électrique, et l'on a :
Gm =
Gm = −
[
µ
Log
2ð
µ 1
4π r − r '
r r
r − r ' − Log
( 2.24a ) pour une dimension
r r
r − r' '
]
( 2.24b ) pour deux dimensions
La fonction de Green magnétique étant reliée au courant par la relation ( 2.19a), nous pou-
r
r
vons l'appliquer à la relation ( 2.17b ) en considérant que j = σ .E . On trouve alors :
r
r
j(r )
+ jω ∫∫∫ G m (r, r '). j(r' ).dV = −gradΦ
σ
( 2.25 )
En considérant que chacun des N conducteurs est divisé en filaments rectilignes de section
ai, et qu'il est parcouru par un courant ii, alors on aura, ii = ai . ji.
En conséquence, la densité de courant s'écrira sous la forme :
N
r
j(r ) = ∑ ii wi (r).l i
( 2.26 )
i =1
En intégrant ( 2.26 ) dans ( 2.25 ), et en résolvant l'équation obtenue, on obtient une expression similaire à :
I .(R + jωL ) = V
( 2.27 )
Où R représente la résistance de ligne,
Où L représente l'inductance,
Où I représente le courant électrique,
Où V représente la différence de potentiel.
Ce qui permet d'identifier les paramètres R et L en fonction de la fréquence.
Nous ne développerons pas ici la façon dont sont modélisées les fonctions de Green électriques et magnétiques, mais on s'aperçoit qu'il est possible de les utiliser pour modéliser des
51
interconnections dans un milieu diélectrique. Leur avantage est de ne considérer que la surface des conducteurs pour le calcul des paramètres R, L et C.
1.5) Modes de propagation
Après avoir défini les lois qui régissent le mode de propagation d'une onde électromagnétique dans un milieu quelconque, ( 2.16 ), nous allons tâcher de comprendre et d'appliquer ces
lois aux circuits intégrés silicium. Nous distinguerons alors deux types de matériaux, les conducteurs et les diélectriques, ainsi que plusieurs modes de propagation que nous tâcherons
d'expliciter.
1.5.a) Equation de Maxwell dans un conducteur.
Dans un conducteur, on peut considérer que le courant de conduction est majoritaire, et la
r
r
loi d'Ohm liant le champ électrique E , et le courant j est directement applicable (2.5). En
r
considérant un conducteur de section S et de rlongueur r , les relations sont les suivantes:
r
r
V( r ) = ∫ E.d r ( 2.28a )
r
r r
I = ∫ j .dS
( 2.28b)
S
Ces deux relations sont directement liées à la relation classique de l'électricité définissant
le potentiel en fonction du courant de type : U = R.I . L'extraction de la résistance statique R
est alors obtenue en résolvant ces deux intégrales, et on obtient :
R=
l
σS
( 2.28c )
De façon générale, c'est la méthode que l'on utilise pour calculer la valeur de la résistance
par unité de longueur d'une interconnexion.
1.5.b) Mode de propagation Transverse Electromagnétique.
Notre intérêt se porte essentiellement sur la façon dont les ondes électromagnétiques se
propagent dans un milieu représentatif des technologies Silicium (conducteurs-diélectrique).
Jusqu'à présent, nous n'avons pas considéré de direction privilégiée de la propagation de ces
ondes pour le régime harmonique. Cependant, on peut considérer que les interconnexions se
comportent comme des guides d'onde attribuant une direction privilégiée à celles-ci. On distingue alors trois modes de propagation :
•
TE : Transverse Electrique : Ce mode de propagation est défini pour une onde dont le
champ électrique
r
E , dans un espace (x,y,z), a pour particularité d'avoir la composante
suivant z égale à zéro ( 2.13a ). Les composantes électriques, normales à z, Ex et Ey sont
non nulles. La propagation s'effectue alors uniquement suivant l'axe z. Un exemple de
mode de propagation TE dans un guide rectangulaire est donné en figure II.3.
52
z
B
a
0
x
E
b
y
Figure I.3 : Allure des champs électromagnétiques dans un guide d'onde : Mode TE10.
•
•
TM : Transverse
r Magnétique : L'onde est maintenant définie uniquement pour un champ
magnétique B ( 2.13b ), se propageant suivant l'axe z. De la même façon que pour la propagation de type TE, la composante suivant z ,Bz est égale à zéro, et les composantes Bx et
By sont non nulles.
TEM : Transverse Electro-Magnétique : Il s'agit de la combinaison des deux précédents
modes. On considère que les composantes Ez et Hz sont nulles.
C'est ce dernier mode de propagation qui est traditionnellement considéré pour la modélisation des interconnexions car il s'applique aux guides d'ondes placés dans des milieux homogènes. Ceci est essentiellement dû au fait que les modes TM et TE présentent des fréquences
de coupures basses introduisant une atténuation de l'onde.
Mais l'approche TEM est elle aussi critiquable car les structures des circuits intégrés, du
fait des procédés de fabrication, ne sont pas vraiment homogènes (Fig.II.4a). On passe de
ε r = 11 pour le substrat à ε r = 1 pour l'air, avec une succession d'empilement de couches
isolantes SiO2 de constante diélectrique ε r = 4 . On parlera alors d'approximation "quasi-
TEM" si les lignes métalliques sont noyées dans ce dernier milieu, et assez loin du substrat et
de l'air en estimant que l'erreur introduite est minime.
Ces configurations étaient classiques jusqu'à présent, mais pour des raisons d'augmentation
de performance des circuits et d'immunité aux bruits de couplages, on voit apparaître des empilements de diélectriques différents, SiO2 et diélectriques à faibles permittivités appelées
aussi "LowK" (fig.II.4b). Nous pouvons donc nous poser la question de la validité d'un formalisme "quasi-TEM" dans ce cas.
53
Air
εr = 1
εr = 1
Air
εr = 4
SiO2
SiO2
εr = 3
LowK
εr = 4
Substrat
Substrat
ε r = 11
ε r = 11
II.3a
II.3b
Figure II.4 : Vue en coupe ("Process") de deux types de procédés de fabrication [SIC98].
1.6) Equivalence ligne de transmission
Grâce aux formulations des équations de Mawxell, on peut être à même d'extraire les paramètres de ligne à partir de ce que l'on appelle l'équivalence ligne de transmission
[CLAY94], [WIL97]. Celle-ci n'est valable que dans le cas où l'on se trouve dans le mode de
transmission TEM. Cette procédure est basée sur le fait que dans une propagation d'onde guidée conventionnelle, les répartitions de courants et de potentiels sont donnés par les classiques
équations télégraphiques ( 2.29 ) qui gouvernent les lignes de transmission.
u(z,ù)
+ (R + jù L)i(z,ù) = 0
∂t
∂i(z,ù)
+ (G + jù C)u(z,ù) = 0
∂t
∂
( 2.29a )
( 2.29b )
Les impédances caractéristiques qui entrent dans ces équations peuvent être écrites en
terme de circuit équivalent R,L,C et G, comme elles apparaissent clairement dans les équations précédentes, et on écrira :
Z S (ω ) = R (ù ) + jù L(ù )
( 2.30a )
YP (ù ) = G (ω ) + jù C(ù )
( 2.30b )
Cela revient à considérer que la tension V et le courant I sont proportionnels aux champs
transverses électriques et magnétiques. En effet, dans un mode de propagation de type TEM,
on peut décomposer les champs électriques et magnétiques sous la forme d'une composante
transversale (N), et d'une composante longitudinale (Z). Les champs électriques et magnétiques peuvent s'écrire alors:
54
r
r
r
E(x, y, z) = E N (x, y, z) + E Z (x, y, z) ( 2.31a )
r
r
r
H(x, y, z) = H N (x, y, z) + H Z (x, y, z) ( 2.31b )
En raison des propriétés des modes de propagation transverse, on peut réécrire (2.31a) et
(2.31c) sous la forme : r
r
E N (x, y, z) = E T (x, y).f (z)
( 2.31c )
r
r
H N (x, y, z) = H T (x, y).g(z)
( 2.31d )
où, f et g sont des fonctions définissant les propriétés des champs suivant l'axe z.
La déduction de ces formulations sera l'expression de l'impédance caractéristique de la ligne de transmission :
r
E
Z C = r ( 2.32a )
H
avec Z C =
ZS
YP
( 2.32b )
Les ingénieurs considèrent que ces approximations sont aussi valables dans les milieux à
pertes. La résolution des équations télégraphiques est donc une bonne approximation des paramètres de ligne R, L, C et G ceci à partir des impédances caractéristiques de ligne si l'on
considère que l'on se place dans un mode de propagation "quasi-TEM" [BREW86], [WIL99].
1.7) Effet de peau.
Si l'on se place dans le cas d'une ligne seule au dessus d'un substrat, les effets de peau apparaîtront pour des fréquences et des conductivités élevées. Cela se caractérise par la profondeur de pénétration électromagnétique ( δ Si ) dans le silicium défini comme suit :
2
( 2.33 )
µ 0ωσ Si
δ Si =
La caractéristique principale de ce mode de propagation est que celle-ci s'effectue surtout
au niveau des surfaces du conducteur. La conséquence immédiate de cet effet, est de placer la
masse effective (ou masse dynamique) en profondeur du substrat comme représenté en figure
II.5.
Interconnexion
SiO2
δ Si
hSiO2
hSi
Plan de masse dynamique
Substrat
Figure II.5 : Effet de peau dans le Silicium
55
Ce mode existe pour des fréquences se situant dans la fourchette : fδ < f < fSi, où fδ représente la fréquence d'apparition de l'effet de peau, et fSi représente la fréquence de relaxation du
Silicium. Ces deux fréquences sont données par les formulations :
σ Si
2πε Si
ρ Si
fδ =
µ 0π .h Si ²
f Si =
( 2.34a )
( 2.34b )
La fréquence de relaxation dépend elle des matériaux utilisés, à savoir le silicium, en liant
la conductivité et la perméabilité. Dans notre cas, l'application numérique de la formule
(2.34a) donne une fréquence fSi ≅ 15GHz. Pour des fréquences supérieures à la fréquence de
relaxation, on considérera un mode de propagation "Quasi-TEM".
1.8) Classification des modes de propagation.
Il existe plusieurs régimes de propagation suivant les matériaux utilisés et les fréquences
mis en jeu, et ceci est particulièrement complexe dans le cas du silicium. Hasegawa
[HASE71] à mis en évidence trois types de mode de propagation suivant les substrats de type
silicium utilisés, reportés sur la figure II.6 [GREG98]. Les modes dépendent de la fréquence
des signaux, de la résistivité et de la conductivité des matériaux. Plusieurs types de structures
Métal Isolant Semi-conducteur MIS (la technologie "Bulk" (a), les technologies épitaxiées (b)
et les technologies sur substrat de type "SOI" (c), Fig. II.6), sont représentés dans le graphe de
la Figure II.7). La zone en bleu correspond à zone de transition permettant de passer de façon
continue d'un mode à l'autre. La technologie utilisée pour les circuits intégrés est une technologie "Bulk", on aura donc tendance à se situer en mode de propagation lente. Ceci dit, l'augmentation des performances à amené la technologie "Bulk" (1) dans la bande 1GHZ à 20
GHz. On se trouve donc alors à la limite des trois zones, c'est pourquoi on ne peut négliger
aucun de ces modes.
SiO2
SiO2
10µm
P-
P-
SiO2
1µm
substrat
350µm
P-
substrat
(b)
(a)
SiO2
10µm
P+
350µm
P-
350µm
substrat
(c)
Figure II.6 : Les différents types de substrats silicium : Bulk, P- epitaxié et SOI.
56
Figure II.7 : Carte des modes de propagation [GREG98].
Nous évoluons donc exactement dans une zone de transition entre les trois modes de propagation qui s'accentue avec l'augmentation des fréquences. C'est ce phénomène qui rend la
caractérisation des interconnexions par la mesure très délicate lorsque l'on sait que l'interprétation des résultats dépend des hypothèses de mode de propagation que l'on définit [DYL97].
A ces différents types de mode de propagation, on associe en général différentes modélisations des interconnexions auxquelles correspondent des schéma électriques équivalents. Ceuxci sont reportés en figure II.8. En connaissant le mode de propagation dans lequel on se
trouve, on pourra alors simuler les interconnexions en respectant suivant les modèles appropriés.
R
L
Cox
R
R
L
RSi
LSi
L
Cox
Cox
GSi
CSi
(a) Mode "Quasi-TEM"
(b) Mode "Effet de peau"
RSi
(c) Mode "Onde lente"
Figure II.8 : Modélisation des modes de propagation.
57
II. Logiciels d'extraction des paramètres
Notre intérêt est de développer un outil qui nous permettra par la suite de bâtir des simulations fiables des phénomènes parasites en circuits intégrés quelles que soient les configurations de lignes (fig. II.9). Le logiciel développé est particulièrement axé sur l'extraction des
capacités parasites.
VDD
VSS
Modélisation de :
Délai de
Propagation
Temps
VDD
Bruit de couplage
VSS
Temps
Extraction de
VDD
Cf
Capacité
Resistance
Inductance
VSS
Cc
VDD
Cg
s
Substrat
VSS
Délai induit par
couplage
Temps
Fluctuation
d'alimentations
Temps
Figure II.9 : Principe de simulation des phénomènes parasites depuis le layout.
2.1) Méthodes de résolution.
Extraire les paramètres des interconnexions est un problème crucial pour la simulation des
phénomènes parasites liés à la propagation du signal en technologie sub-micronique profond.
Il devient clair que ceux-ci doivent être calculés avec précision pour l'obtention de résultats
très proches de la réalité. Une approche électromagnétique d'un ou plusieurs conducteurs
noyés dans un diélectrique permet de leur donner une valeur. Apres avoir exposé les différentes façons de résoudre les équations de Maxwell, le choix de la méthode de calcul est important suivant le type d'analyse à réaliser.
Pour extraire les paramètres de ligne, un grand nombre de logiciels sont proposés, utilisant
plusieurs méthodes résolvant soit les équations de Laplace (2.10 a et b) soit les fonctions de
Green (2.14 a et b). De façon générale, la première opération est de définir la géométrie de la
structure dont on souhaite extraire les paramètres (Fig. II.9a), et de définir les différents matériaux utilisés ( conducteurs, diélectriques). L'espace est alors découpé en parcelles élémentaires (volumes ou surfaces) pour calculer la répartition de potentiel dans l'espace (Fig. II.9b).
En effet, c'est à partir des lignes de champ obtenues que l'on obtiendra les capacités et inductances parasites nécessaires à la modélisation des interconnexions dans les circuits intégrés.
Plusieurs méthodes mathématiques de calcul peuvent être utilisées comme les méthodes à
58
éléments finis [SABO86], [RAPH95], les différences finies, en passant par l'utilisation de
méthodes des moments [MATRA]. La figure II.7 illustre un exemple de structure d'interconnexions à trois dimensions, la façon dont est effectué le maillage ainsi que la répartition des
potentiels dans l'un des plans. De façon générale, la précision des résultats obtenus dépendra
de la façon dont est maillée la structure. Plus ces parcelles élémentaires seront petites, plus le
calcul sera juste, mais en contre partie il faut considérer le temps de calcul qui peut être prohibitif. La partie la plus délicate de l'opération, est donc de trouver le bon compromis entre
temps de calcul et précision des résultats.
(a)
(b)
Figure II.9 : Exemple de maillage en 3 dimensions.
2.2) Intérêt de la mise en place d'un extracteur de paramètres.
Dans la problématique du calcul de paramètres de ligne, nous avons mis en place un logiciel de calcul, résolvant les équations de Maxwell en statique et en dynamique.
2.2.1) Choix de la dimension (2D, 3D)
Un des premiers points importants est de pouvoir considérer à la fois les approches à deux
dimensions (2D) et à trois dimensions (3D) pour couvrir tous les cas. En effet, avec l'évolution des technologies et des complexités croissantes, un problème qui il y a quelques années
ne nécessitait qu'une approche à deux dimensions doit être maintenant approché en trois dimensions, en grande partie à cause de l'augmentation du nombre de niveaux métalliques et
des réductions de dimensions (Fig. II.10). Avec un tel outil, on pourra alors mener des études
prospectives sur l'évolution de l'intégrité de signal depuis la technologie 0.7µm, deux niveaux
de métaux, à la technologie 0.07µm, huit niveaux de métal.
59
(a) Technologie 0.7µm
(b) Technologie 0.18µm
Figure II.10 : Comparaison des métallisations en technologies 0.7µm et 0.18µm.
Dans cet exemple nous avons représenté à la même échelle une vue des interconnexions
dans deux technologies, 0.7µm et 0.18µm.
Dans le cas d'une technologie 0.7µm une approche bi-dimensionnelle du problème est suffisante étant donné la grande dimension des lignes et leur petit nombre. Cette approche n'introduira pas d'erreurs importantes dans le calcul des éléments parasites [CONG97].
Par contre, dans le cas d'une technologie 0.18µm; à la réduction des dimensions des lignes
d'un facteur quatre, s'ajoute une complexité accrue, qui tend à montrer la nécessité d'une modélisation électromagnétique à trois dimensions [QI98].
2.2.2) Choix d'une analyse paramétrique sur plusieurs paramètres.
L'intégrité de signal est aujourd'hui fortement liée au dimensionnement des interconnexions (Fig. I.27 chap. I), et des matériaux utilisés (Al, Cu et diélectrique à faible permittivité, LowK). Chaque génération technologique pose le problème de l'optimisation des dimensions géométriques des interconnexions. Un pas de routage fin permet un routage dense, mais
augmente le délais de propagation et le couplage. Le bon compromis ne peut être trouvé que
par des analyses paramétriques portant sur une ou plusieurs variables du processus. Un soin
particulier doit être apporté à l'interface utilisateur, tout autant qu'au post processeur de mise
en graphique des résultats.
Si plusieurs solveurs 2D, 3D sont disponibles pour les résolutions de paramètres R, L, C, G
de ligne; en revanche aucun outil simple, économique et convivial sur PC n'est à ce jour disponible. Devant ce constat, l'un des objectifs forts du projet européen MEDEA A-408 "Microelectronic design with physical constraints" a été le développement d'un environnement
permettant de simuler le comportement d'interconnexions en milieu submicronique profond et
de rechercher le bon compromis dans le dimensionnement des interconnexions.
Notre contribution dans ce projet a été de définir un certain nombre de critères nous permettant d'effectuer des analyses les plus complètes et précises possibles. Ceux-ci sont donc
liés aux dimensions géométriques (W,S,H,E) et aux matériaux ( ε 1 , ε 2 ) comme le montre la
fenêtre du logiciel reportée en figure II.11.
60
Figure II.11 : Analyse paramétrique réalisable grâce au logiciel "C-Param"
Grâce à cette méthodologie il est alors possible de prévoir quelle sera l'évolution des capacités en fonction de la variation d'un paramètre technologique, comme par exemple l'évolution
des capacités de deux conducteurs couplés lorsque l'on fait varier l'espacement entre ceux-ci
(Figure II.12).
Coupling (fF)
Ground (fF)
Figure II.12 : Evolution de la capacité de couplage avec l'accroissement de l'espacement
entre pistes.
Ce type d'analyse paramétrique est intéressant pour la mise au point des procédés de fabrication et la mise en place des règles de dessin en facilitant des études complexes sur l'introduction de nouveaux matériaux ainsi que sur le choix des "Pitch" et dimensionnement des
pistes métalliques.
2.2.3) Méthodologie adoptée.
La mise en place des nouvelles technologies est relativement complexe et demande un
grand nombre d'études relatives à l'extraction des paramètres parasites. Pour situer l'intérêt du
logiciel que nous avons développé, nous comparerons les approches dites conventionnelles et
celle que nous avons adoptée.
61
Approche
Conventionnelle
Notre approche
Definition de l'étude
Changer
manuellement les
Paramètres
Très lent
procedure
iterative
peu fiable
Interne
rapide et
évite les
erreurs.
Etablir la
"netlist"
Modification
automatique
de la netlist
Lancement du
simulateur
Automatic parameter
extraction
Lancer la
simulation
Construction
automatique des
graphiques
Construction des
graphiques
law
(a) Approche conventionnelle
(b) Approche utilisé dans le logiciel
Figure II.13 : Comparaison des approches d'extractions complètes de paramètres des interconnexions.
Dans notre approche, nous avons choisi d'automatiser les manipulations internes au logiciel. Le seul souci de l'opérateur est de déterminer le type d'étude qu'il veut réaliser et la plage
sur laquelle il souhaite travailler. Le logiciel prend en charge l'incrémentation des paramètres
et le lancement simultané des solveurs et simulateurs. Le résultat est directement accessible
sous forme de courbes ou de tableaux. La méthode de calcul est elle aussi fixée par l'opérateur, trois sont disponibles :
• Application de formulations analytiques : le but est d'obtenir des résultats approximatifs des valeurs de capacités très rapidement. Les formulations analytiques
sont basées sur les formulations de N. Delormes [DEL96], similaires aux formulations de Sakurai [SAKU83] pour les technologies 0.25µm. Il existe d'autres types
de formulations analytiques, beaucoup d'entre elles sont répertoriées dans le livre
de Bakoglu [BAKO90].
• Résolution des équations de Laplace par la méthode des différences finies : On se
place dans l'approximation "quasi-statique", qui reste valable jusqu'à des fréquences de l'ordre de 15GHz. Cette méthode requiert le maillage volumique complet de
la structure à étudier et de grandes ressources de calcul.
• Résolution des fonctions de Green : cette méthode est tout à fait applicable pour
les régimes harmoniques, et présente l'intérêt d'être rapide pour un type de stratifications donné. En effet l'extraction des capacités n'est basée que sur le maillage
surfacique des conducteurs. Cependant, il faut savoir que si les stratifications du
process sont modifiées, il faudra alors recalculer les fonctions de Green. La mé-
62
thode est alors moins rapide lorsque l'on souhaite faire varier des grandeurs comme
les hauteurs ou les constantes de diélectrique.
Choix de
l'analyse
Vue des
configurations
Paramètres
Basic
Selection de la
méthode de
calcul
Résultats
(Graphiques &
tables)
Figure II.14 : Aperçu de la fenêtre du logiciel "C_Param"
La figure (II.14) montre la fenêtre générale du logiciel "C_PARAM" développé à l'INSA
de Toulouse en collaboration avec MATRA Système et information.
2.2.4) Exemple d'application.
Deux études sont présentées ici dans le but de montrer le type d'analyses réalisables avec
cet outil logiciel. Dans ces deux cas nous avons considéré trois lignes couplées de métal 3
proches d'une technologie 0.18µm. Les paramètres principaux sont reportés en figure II.15 a
et b. La structure décrite ici correspond à une simplification d'une stratification qui devrait
normalement comporter 19 couches de valeurs de diélectriques différentes, mais elle donne
une très bonne idée de l'évolution des capacités. Sur la base de cette configuration, nous allons nous intéresser à deux types d'analyses.
63
Passivation
h4
Metal 2
ε1
ε2
ε1
Thickness E
h2
1
W
Metal
1
S
2
W
3 Thickness E
H
Substrate
(a) Vue en coupe d'un process générique
(b) Définition des paramètres
technologiques
Figure II.15 : configuration basique des études menées.
Le premier exemple d'analyse paramétrique (Fig. II.16) concerne les évolutions des capacités en fonction de l'espacement S entre les pistes. Les capacités sont données en fF/µm.
Nous pouvons tout de suite nous rendre compte que dans cette configuration, la valeur de la
capacité de couplage est très nettement supérieure aux autres valeurs de capacité, qu'elle dépasse d'un facteur 5. En augmentant la distance entre les pistes, la capacité de couplage chute
très rapidement pour ne devenir similaire aux autres qu'à partir de 2µm d'espacement.
L'élaboration de ce type d'abaques est très intéressante pour établir une loi simple sur la
charge capacitive de l'interconnexion qui, combinée à l'évolution de la résistance, permet de
donner une évaluation du délais de propagation. Une deuxième application de cette abaque est
de préciser la loi de dépendance du couplage avec la distance, afin de calibrer les outils d'extraction de la diaphonie. Une troisième application est l'évaluation empirique de la tension de
couplage, notion détaillée dans [SICA99] [rapports ST].
64
C (fF/µm)
54.76
25.5
15.8
9.4
S (µm)
Figure II.16 : Evolution des capacités en fonction de l'augmentation de l'espacement entre
pistes.
La deuxième analyse considère la réduction de la valeur de la constante diélectrique, de 4
(pour le classique SiO2) à 2, pour le diélectrique "inter-layer", séparant les pistes. Le résultat
est reporté figure II.17, où on note une réduction constante de la capacité de couplage avec la
valeur du diélectrique. Cependant, cette valeur n'est pas divisée par deux comme on aurait pu
le croire. le faible diélectrique n'étant appliqué qu'entre les pistes métalliques et non pas dans
tout l'espace.
Figure II.17 : Evolution des capacités en fonction de la variation de valeur de diélectrique
"interlayer"
65
III. Conclusion.
La compréhension des phénomènes parasites liés aux interconnexions est un problème
complexe qui passe par l'extraction d'un jeu de paramètres R, L, C et G, propres à chaque ligne d'un circuit intégré. Pour obtenir ces paramètres, on résout les équations de l'électromagnétisme définies par Maxwell, et plusieurs méthodes sont alors disponibles suivant les conditions fréquentielles ou structurelles de fonctionnement des interconnexions. Ce choix se fait
aussi sur un compromis temps de calcul et précision des résultats. Notre approche a été de
présenté rapidement les fondements de l'électromagnétisme applicable aux interconnexions
des technologies CMOS.
Mais appliquer la théorie des lignes aux circuits intégrés n'est pas simple. Le principal souci des technologues et concepteurs est aujourd'hui de trouver des lois et des méthodes à mettre
en place, permettant de garantir un maximum d'immunité au bruit adaptables à la très grande
complexité des circuits. Ceci s'effectue à deux niveaux :
• Technologiques: choix des spécifications du process, matériaux, épaisseurs.
• Conception: choix de règles de dessin orientées intégrité de signal (concepteurs).
Notre souci a donc été de mettre en place un logiciel permettant à ces deux catégories de
personnes de mener des analyses prédictives des phénomènes parasites suivant les variations
technologiques et géométriques. Le logiciel "C_param", a été développé à cet effet. Présenté
aux rapport final du projet MEDEA – A408 en juin 1999, cet outil logiciel permet d'effectuer
facilement des analyses paramétriques aussi bien sur des facteurs dépendant de la technologie,
que sur des paramètres géométriques. Grâce à un large choix de paramètres, nous l'avons utilisé pour la mise place de lois d'évolution des capacités applicables à plusieurs technologies
spécifiques.
66
Références :
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[CLAY92]
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[CLAY94]
R.P.Clayton, "Analysis of Multiconductor transmission Lines", Wiley Series in
Microwave and Optical Engineering, Kai Chang Series Editor, 1994, ISBN : 0471-02080-X.
[WIL97]
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Transactions on Components, Packaging, and Manufacturing Technology-Part
B, vol. 20, no. 2, pp. 129-132, May 1997.
[BREW86]
J.R. Brews, "Transmission line models for lossy waveguide interconnections in
VLSI", IEEE Trans. On Electron Devices, Vol.ed-33, N° 9, Sept 1986, pp.
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[DEL97]
N. Delorme, "Influence des interconnexions sur les performances des circuits
intégrés silicium en Technologie Largement Submicronique", Thèse soutenue
en Nov. 1997 à Institut National Polytechnique de Grenoble
[DEL96]
N. Delorme, M. Belleville, J. Chilo, "Inductance and Capacitance Analytic
Formulas for VLSI interconnects", Electronics Letters, Vol. 32, N° 11, May
1996.
[SAKU83]
T. sakurai, K. Tamaru, "Simple Formulas for Two- and Three-Dimensional
Capacitances", IEEE Trans. On Electron Devices, Vol.ed-30, N° 2, February
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[BAKO90]
H.B. Bakoglu, "Circuits, Interconnections and Packaging for VLSI", Library of
Congress Cataloging-in-Publication Data, ISBN 0-201-06008-6.
[GREG98]
C. Gregut, "Modélisation Théorique et Consolidation Expérimentale des Interconnexions et Technologie Silicium Avancée", Thèse soutenue en Nov. 1998 à
l'Université Joseph Fourier, Grenoble
[HASE71]
H. Hasegawa, M. Furukawa, H. Yanai, "Proterties of Microstrip Line on SiSiO2 system", IEEE Transaction on Microwaves Theory and Technique, Vol.
19, N° 11 Nov 1971. (Modèle de transmission (these corines, pp42).
67
[WIL99]
D. F. Williams, "Metal-insulator-silicon transmission lines," IEEE Transactions on Microwave Theory and Techniques, vol. 47, no. 2, pp. 176-181, Feb.
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[WIL98]
D. F. Williams, "Metal-insulator-silicon transmission line model," 51st
ARFTG Conference Digest, pp. 65-71, June 12,1998.
[SABO86]
J.C. Sabonnadière, J.L. Coulomb, "Elements Finis et CAO", Traité des Nouvelles Technologies, série Assistance par ordinateur (XAO),Edition HERMES,
ISBN 2-86601-056-6.
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RAPHAEL User’s Manual, TMA Associates, 1995
[QI98]
X.Qi, S. Shen, Z. Hsiau, Z. Yu, R. Dutton, "Layout-Based 3D Solod Modeling
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[CONG97]
J. Cong, & al., "Analyis and justificafion of a Simple, Practical 2 ½-D Capacitance Extraction Methodology", Design Automation Conf., June 1997, pp.627632.
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habilitation à diriger des recherches, présentée à l'INSA de Toulouse en janvier
1999.
[SIC98]
E. Sicard, " Microwind, an introduction to microelectronics design on PC "
Editeur INSA 1998, ISBN 2-87649-017-X
68
Chapitre III :Modélisation des d'interconnexions
69
I. Introduction
Avec les très rapides évolutions technologiques des circuits intégrés CMOS, les interconnexions sont devenues une limitation majeure dans l'amélioration des performances voire du
bon fonctionnement des circuits. Les deux raisons principales sont l'augmentation de la résistivité des lignes et des phénomènes de couplage. De ce fait le "back-end" technologique, c'est
à dire les étapes de métallurgie (l'opposé du "front-end": étape consistant à l'implémentation
des transistors MOS ) est passé au premier plan des préoccupations dans la conception des
systèmes sur puce. Le principal souci des concepteurs est de pouvoir simuler des structures
très complexes avec la meilleure appréhension possible des phénomènes parasites le plus tôt
possible dans le processus de conception. Ceci implique des modèles de délai et de couplage à
la fois simples et fiables. Pour bâtir ces modèles, l'interconnexion peut être représentée selon
différentes approches. Le rapport temps de calcul/précision des résultats doit être pris en
compte dans ce choix pour ne pas exploser les délais de conception tout en garantissant les
fonctionnalités du circuit. C'est le travail des outils logiciels tels que les outils de routage automatiques (Place and Route Aided-Design), et des outils de vérification après routage (PostLayout Verification) qui sont devenus une nécessité pour la conception dans ce que l'on appelle communément le challenge des interconnexions, ou "interconnect Challenge". La figure
III.1 présente le flux de conception typique. Le passage de la caractérisation à la simulation se
fait à l'interface Process - Design, avec la mise en place de librairies spécifiques des interconnexions. Celles-ci seront par la suite utilisées après extraction pour la simulation du fonctionnement du système complet, ou de plusieurs de ses parties.
3D
caractérisation
des
interconnexions
3D
librairies des
interconnexions
Interconnexions
Extraction
Simulation
Figure III.1 : Le challenge des interconnexions : "Interconnet challenge" [FREQ99].
Dans l'élaboration de ces librairies, plusieurs niveaux hiérarchiques peuvent être considérés
allant de l'étude des portes élémentaires au circuit complet, la problématique étant de com-
70
prendre comment les liaisons entre transistors ou blocs vont réagir les unes par rapport aux
autres. Cette étude passe par une bonne compréhension de la modélisation des interconnexions dans les cas les plus hétéroclites.
Dans ce chapitre, nous tâcherons de présenter quels sont les différents modèles couramment utilisés dans la littérature en comparant leur efficacité. Le modèle doit être assez simple
pour être appliqué à des blocs fonctionnels entiers et assez précis pour rendre compte de manière fiable des phénomènes critiques. Avec les réductions de dimension, nous présentons
aussi les principales expressions analytiques adaptées aux nouveaux procédés de fabrication
sub-microniques profonds où le choix du modèle devient critique. Nous ferons alors le lien
entre les modèles et les formulations analytiques, et l'intérêt qu'ils présentent pour l'application à un haut niveau de hiérarchie, c'est à dire pour l'analyse de circuits entiers.
II. Calcul des paramètres d'interconnexion
2.1) Introduction
Les interconnexions sont des éléments actifs à part entière que l'on doit simuler précisément pour estimer l'importance des phénomènes parasites de propagation. Les modèles de simulation couramment utilisés sont basés sur les paramètres R, L, et C que l'on extrait à l'aide
de simulateurs électromagnétiques complexes. Souvent dérivé d'un modèle de propagation de
type "onde lente", le modèle d'interconnexion, est décliné de plusieurs façons en fonction des
simplifications, approximations ou appoints. Dans ce paragraphe nous allons présenter différents modèles, en évaluant leur intérêt, ainsi que leurs domaines d'application.
2.2) Modélisation capacitive
Un réseau d’interconnexions pose principalement un gigantesque problème de calcul de
capacités. En effet un circuit micro-électronique se compose d’un empilement de couches
conductrices séparées de diélectrique, formant ainsi de multiples possibilités de capacités parasites entre conducteurs. Dans une technologie à deux niveaux de métal, le problème du calcul de capacités est relativement simple du fait du nombre limité de configurations de couplage. On considère principalement les couplages des interconnexions vers le substrat, les
couplages par croisement entre niveaux différents et les couplages par diaphonie latérale sur
un même niveau. Dans les technologies à cinq niveaux de métal et plus, le problème du calcul
de capacités est beaucoup plus délicat. La plupart des niveaux supérieurs d’interconnexion ne
voient pas le substrat. Considérer seulement la capacité de l’interconnexion vers le substrat
n’est pas représentatif, car celle-ci est très faible, en particulier devant les capacités de couplage entre niveaux différents et sur un même niveau. Ceci vient du fait que le routage des
interconnexions se fait dans des directions privilégiées aux niveaux métalliques. Ainsi, par
exemple, les niveaux métalliques pairs (2,4 et 6) sont routés horizontalement, les niveaux
71
métalliques impairs (1,3,5), verticalement comme l'indique le figure III.2. Essayons donc
d'évaluer la capacité dans ces interconnexions au moyen de formulations analytiques.
Capacités secondaires
Capacités principales
(a) Technologie 0.7µm – 2 niveaux métalliques
Capacités principales
Capacités secondaires
(b) Technologie 0.18µm – 6 niveaux métalliques
Figure III.2 : Modélisation capacitive en technologie 0.7µm et 0.18µm.
2.2.1) Capacité de substrat.
Nous décrivons ci-après les formules les plus communes permettant de calculer la capacité
d’un conducteur métallique au dessus d’un plan de masse.
- Capacité plane
La capacité plane correspond à la capacité de deux surfaces en regard. Dans notre cas, il
s'agit d'une interconnexion, et d'un substrat comme présenté en figure III.3. La formulation
servant de point de départ au calcul de capacité vers le substrat est exprimée par unité de longueur, et donne :
W
C = ε0 ⋅εr ⋅
( 3.1 )
h
avec : C en F/m
ε 0 = 8,85 10-12 F/m
ε r (SiO2) = 3.9
72
W = largeur de la piste en m
h = hauteur de la piste par rapport au plan de masse en m
e = épaisseur du conducteur.
w
e
h
εr
substrat
Figure III.3 : Calcul de la capacité d’interconnexion vers le substrat
Cette formulation est essentiellement valable à partir du moment ou "W" est très grand devant l'épaisseur du conducteur, notée "e".
- Prise en compte des effets de bord
La configuration précédente est rarement présente en circuits intégrés. On a en général des
lignes dont l'épaisseur et la largeur sont comparables, et ce rapport a tendance à s'inverser
avec l'évolution technologique. La figure III.4 montre une interconnexion de faible largeur
"W" , par rapport à son épaisseur "e" (*3) et l'allure des lignes de champ lorsque le potentiel
du conducteur est à 1V. Une faible partie des lignes de champ surfacique se couple avec la
masse. Par contre une grande partie des lignes de champ provenant des parois latérales de
l'interconnexion se couple avec la masse. Ceci montre bien l'importance de la capacité de bord
qui peut être nettement supérieure à la capacité surfacique. Ce phénomène est confirmé dans
le manuel de règles de dessins publié par les fondeurs [ST-HCMOS7] où pour une interconnexion de métal 2, la capacité de bord (Cf0) est trois fois supérieure à la capacité vers la masse
(Ca).
La valeur de la capacité donnée par l’équation précédente (3.1) est alors inférieure à la capacité réelle totale. Or, avec l’évolution technologique vers les petites dimensions, la largeur
des interconnexions décroît beaucoup plus rapidement que leur épaisseur. Il faut donc tenir
compte des effets de bord.
1V
0V
Figure III.4 : Lignes de champ couplant un conducteur avec la masse.
73
En 1982, une nouvelle méthode d’évaluation de la capacité d’un conducteur au-dessus
d’un plan de masse est proposée par [YUAN82]. Elle prend en considération les effets de
bord et conserve une interprétation physique. La piste de section rectangulaire est remplacée
par un "ovale" composé d’un rectangle et de deux demi-cercles (figure III.5).
W
t
t/4
t/4
h
Figure III.5 : Représentation du conducteur sous forme d’un rectangle et de deux demicercles.
La capacité résultante est alors calculée comme la somme de deux capacités vers la masse:
la capacité d’un conducteur rectangulaire de largeur (W-t/2) et la capacité d’un conducteur
rond de rayon t/2 :



W − t


2
Π
2+
C = ε 0ε r ⋅ 

 2h

2
h
2
h


 h
ln 1 +
+
 + 2   


t
t
 
 t


( 3.2 )
- Approche analytique
Les formulations que nous présenterons ici ont été proposées par N. Delorme [DEL97],
[DEL96] et sont dans la continuité des méthodes proposées par [SAKU83], [YUAN82],
[BAR88] et [NING87]. Ces formulations analytiques permettent de calculer avec une bonne
précision les capacités vers le substrat et entre conducteurs pour des configurations correspondant aux techniques sub-microniques, en tenant compte des capacités de bord, que le circuit comporte un ou deux plans de masse. Ces formulations sont déduites de résultats de simulation par la méthode aux éléments finis puis par interpolation.
Dans le cas d’un conducteur simple au dessus d’un plan de masse (fig. III.4a), N. Delorme
propose l’équation suivante:
0.11
0.425


W
W 
e


C11 = ε 0 ε r ⋅ 1.13 + 1.443  + 1.475 
( 3.3 )


h
h
h






où, C11 est la capacité totale du conducteur vers la masse par unité de longueur
(Fig.III.6a) exprimé en fF/mm. Cette capacité prend en compte la capacité surfacique, CS en
fF/mm, et les capacités de bord, CF en fF/mm. de façon générale, la capacité totale s'exprime
sous la forme C11 = CS+2CF (Fig.III.6b)
Le domaine de validité de cette équation est : 0,02 ≤
74
W
e
≤ 5,12 et 0,02 ≤ ≤ 5,12
h
h
w
e
CS
CF
CF
h
(a)
(b)
Figure III.6 : Capacité entre un conducteur et le substrat considéré comme un plan de
masse.
De nombreux auteurs, comme E. Barke [BAR88] se sont attachés à l’évaluation, à la comparaison des formulations existantes et à l’élaboration de nouvelles méthodes de calcul des
capacités d’interconnexions vers le substrat dans les circuits intégrés.
Pour comparer les trois méthodes de calcul de la capacité entre un conducteur et la masse,
une étude a été menée par S. Delmas [DELM98]. Celle-ci est illustrée dans le cas d'une technologie submicronique profonde, telle que la 0.25 µm. La figure III.7a illustre la configuration utilisée pour cette étude, les résultats sont reportés dans le graphe III.7b.
Capacité vers le substrat (fF/ µm)
10
Capacité de Delorme (3.3)
W
Capacité de Yuan (3.2)
1
e = 0.6µm
10-1
h = 2.5 µm
10
-2
Capacité plane (3.1)
10
Largeur du métal W (µm)
-3
0,1
1
(a)
10
100
(b)
Figure III.7 : Calcul de la capacité par unité de longueur entre un conducteur métallique
niveau 2 et le substrat selon [DEL98], et [YUAN82]
Pour une largeur de métal importante, les trois méthodes convergent. A l’inverse pour une
piste métallique de largeur minimale, la formule de la capacité plane sous-estime d'un facteur
10 la capacité vers le substrat. Il en découle donc qu'une formulation basée sur la capacité surfacique simple n'est plus applicable pour les technologies microniques et d'autant plus pour
les technologies sub-microniques. Par contre, son application reste valable pour des surfaces
grandes (>10µm), telles que les capacités intégrées et les plots de contact des entrées et sorties
du circuit.
75
2.2.2) Capacité de couplage.
Après avoir défini la capacité propre d'une interconnexion, on peut s'intéresser à l'interaction entre deux lignes, et extraire la capacité de couplage correspondante. Ici nous nous plaçons dans la configuration de deux interconnexions d’un même niveau métallique séparées
par une distance "d" (Fig.III.8a). La capacité de couplage entre les conducteurs sera notée C12
(Fig.III.8b). CF correspond à la capacité de bord, et CS à la capacité surfacique. Il va de soi
que la formulation de la capacité vers la masse n'est plus valide, dans le sens où il existe une
piste latérale, qui vient annuler la contribution de la capacité de bord sur un des côtés, comme
le montre la figure III.6c. Il faudra donc utiliser une nouvelle formulation de la capacité de
substrat dans le cas d'un couplage.
w
d
C12
e
h
CF
(a)
CS
(b)
(c)
Figure III.8 : Capacités de couplage entre deux conducteurs.
En 1983, Sakurai [SAKU83] propose une évaluation de la capacité de couplage C12 (équation 3.4). Son domaine de validité correspond à une technologique micronique. En submicronique, l’erreur par rapport à une approche par analyse numérique peut atteindre 50%.
−1.38
1.08
0.32

e
W    d

C12 = ε 0ε r 1.82 ⋅   +    ⋅  + 0.43 
( 3.4 )
h
 h    h


Basée sur l’équation précédente, [DEL97] donne une expression analytique des valeurs de
capacités de substrat et de couplage dans le cas de deux conducteurs couplés (3.5 a et b). Ces
formules sont adaptées aux configurations du submicronique.
Les capacités sont exprimées en fF/mm, et les domaines de validité respectifs de ces équations sont :
W
e
d
≤ 1, 28 ; 0,02 ≤ ≤ 1,28 et 0,02 ≤ ≤ 1,28
h
h
h
0
.
1
0
.
53
0
.
01
0.17
d


− 
W
W 
e
W 
 e  

C11 = ε 0ε r 1.11 + 0.79  + 0.59  + 0.52  + 0.46 
1 − 0.87e h 



h
h
h
h
h








Domaine de validité : 0,02 ≤
(3.5a)
Domaine de validité : 0,02 ≤
W
e
d
≤ 1, 28 ; 0,02 ≤ ≤ 1,28 et 0,02 ≤ ≤ 2,56
h
h
h
76
0.1
−2.22
0.64
e
W  d
e d


 
C12 = ε 0ε r  + 1.21  ⋅  + 1.15 
+ 0.25 ⋅ ln 1 + 7.17  + 0.54   ( 3.5b )
d  h
h  h


 
 d
Comme nous l'avons fait pour le calcul de capacité de substrat pour une ligne seule, nous
allons comparer les méthodes de calcul pour les capacités de couplage entre deux pistes. Nous
allons pour cela baser notre étude sur le tableau 4 du chapitre I, où sont définies les dimensions des interconnexions pour plusieurs technologies. A partir de celles-ci, nous utiliserons
trois méthodes de calcul de la capacité de couplage entre deux conducteurs. La première méthode consiste à utiliser le solveur de résolution des équations de Laplace par la méthode des
différences finies décrit au chapitre II. Les résultats obtenus nous servirons de référence,
comme méthode donnant le meilleur résultat. La deuxième méthode correspond à la formulation de T. Sakurai, le 3ème celle de N. Delorme. Le tableau, et un histogramme (fig.III.9), reportent les résultats obtenus pour cette capacité en fonction d'un espacement minimal prévu
par la technologie.
180
C12 (aF/µm)
DFM aF/µm
160
SAKU93
140
DEL97
C12 (aF/µm)
120
100
80
60
40
20
Technologies
H
C
M
O
S1
0
H
C
M
O
S1
1
H
C
M
O
S9
H
C
M
O
S8
H
C
M
O
S7
H
C
M
O
S6
AM
S0
8
0
Technologies
Figure III.9 : Comparaison des méthodes de calcul pour l'évaluation des capacités de couplage suivant les technologies.
Les formulations données par Sakurai surestiment la capacité de couplage d'environ 50%.
Ceci s'explique par le fait que ces formulations ont été mises au point pour des technologies
dont la largeur de grille est supérieure au micron. Les formulations données par N. Delorme
donnent des résultats assez bon avec une erreur moyenne de l'ordre de 5% pour les technologies sub-microniques.
77
2.2.3) capacité de croisement.
En submicronique profond, une configuration réaliste d’interconnexions se compose d’une
piste métallique croisant à intervalles réguliers une série de pistes routées à angle droit. Il
s’agit donc non plus d’un problème de deux dimensions mais bien de trois. L'élaboration de
formulations analytiques du croisement de piste est de ce fait plus difficile à élaborer. C'est
pourquoi elles sont plus rares dans la littérature. Une approche consiste à extrapoler les formulations analytiques citées plus haut par un passage de 2D en 3D, avec le risque de négliger
les capacités de bord entre certaines surfaces en regard, notées CC sur la figure III.10. Pour
obtenir une évaluation précise des capacités de croisement, il faut faire appel à un "solveur"
de capacités en trois dimensions, basé par exemple sur la méthode des éléments finis.
W1
C12
W2
Cs
Cc
Figure III.10 : Capacités mises en jeu entre deux pistes routées perpendiculairement.
Une formulation de la capacité de croisement a été proposée par [NOUET97]. Elle consiste
à ajouter à la capacité de surface en regard les différentes capacités de bord, ainsi que les capacités de coin. Ne pas tenir compte de ces capacités de coin en submicronique profond, peut
générer des erreurs de modélisation allant jusqu’à 50 % [TOUL98]. Le résultat est une formulation de la capacité de couplage sous la forme suivante :
C X = C S ⋅ (W1 ⋅ W2 ) + 2C12 ⋅ (W1 + W2 ) + 4C C
( 3.6 )
Cx = capacité totale de croisement
Cs = capacité de couplage inter niveau par unité de surface (F28)
C12 = capacité linéique de bord (solveur 2D)
Cc = capacité unitaire de coin (solveur 3D)
W1 = largeur du conducteur 1
2.2.4) Conclusion.
Les différentes formulations que nous venons d'exposer ne permettent pas d’évaluer avec
précision les configurations avec des oxydes à faible permittivité entre conducteurs horizontaux et forte permittivité entre conducteurs verticaux. Il faut alors reconduire les étapes de simulation par éléments finis puis d’interpolations en prenant en compte ces variations de configuration technologique.
78
En conclusion de cette étude sur la modélisation capacitive d’une interconnexion, on préférera l’approche par éléments finis qui donne des valeurs précises des capacités vers la masse
et des capacités de couplage entre conducteurs. C'est cette approche que nous utiliserons lorsque l'on devra calculer des capacités dans des configurations similaires.
2.3) Modélisation résistive
La résistance de l’interconnexion joue un rôle de plus en plus important avec l’évolution
technologique vers les petites dimensions. Nous donnons ci-dessous un aperçu de l’évolution
technologique concernant l’interconnexion, certaines valeurs numériques et une discussion
sur l’effet de peau.
2.3.1) Résistance par carré
La résistance par carré, R, correspond à une portion de conducteur dont la longueur est
égale à la largeur, vu de haut. Ainsi, l’interconnexion est découpée en carrés élémentaires
comme le montre la figure III.11. La résistance totale de l’interconnexion est alors égale au
nombre de carrés multiplié par R, selon la formule (3.7). La résistance par carré est d’autant
plus grande que la section du conducteur est faible. C'est en général la formulation qui est
donnée dans la plupart des règles de dessins des différents technologues.
l
W
ρ
1 carré
R ⋅⋅ = ρ ⋅ = ρ ⋅
=
( 3.7 )
S
W ⋅e e
W
e
L
ρAl = 0.0277 Ω.µm résistivité de l’aluminium
ρCu = 0.0172 Ω.µm résistivité du cuivre
e = épaisseur du métal (µm).
W
Figure III.11 : Calcul de la résistance par carré d’un conducteur métallique
Toutefois, la structure en coupe du conducteur est constituée d’un "sandwich" de différents
matériaux, dont du titane très résistif utilisé comme couche d’accrochage entre l’isolant et
l’interconnexion. Jusqu’à la technologie 0.25 µm, l’épaisseur des couches d’accrochage représente un total de 0.15 µm environ d’épaisseur, répartie en bas et en haut de
l’interconnexion (figure III.12). Avec l’introduction des procédés "Damascene", à partir de la
technologie 0.12 µm [RYAN95], l’accrochage est en bas et sur les côtés. Les résistances par
carré présentées ci-dessus sont donc sensiblement plus élevées que celles obtenues avec la
formule de base prenant en compte l’épaisseur totale du conducteur.
79
w= 0.8µm
w= 0.5µm
e=0.72µm
e=0.6µm
Procédé standart
Aluminium
Légende:
0.35µm : 50mΩ/
0.25µm : 75mΩ/
w= 0.4µm
w= 0.2µm
TiN
métal
e=0.6µm
e=0.3µm
0.12µm : 50mΩ/
Procédé damascene
Cuivre
0.05µm : 110mΩ/
Figure 12: Evolution de la résistance par carré avec la réduction des dimensions
Avec l’évolution technologique, et de surcroît la réduction des sections, la résistance par
carré ne cesse d’augmenter. L’introduction de la filière cuivre, depuis la technologie 0.18 µm
permet de diminuer cette résistance d’environs 35 %, tout en gardant la même tendance.
2.3.2) Rôle des Vias
Le via est un passage vertical entre niveaux métalliques. La tendance technologique étant à
l’augmentation de la longueur des interconnexions moyennes et du nombre de niveaux métalliques, leur nombre augmente donc très rapidement. Le nombre croissant de vias constitue un
facteur supplémentaire qui augmente la résistance totale. Ayant obéi à la même loi de réduction de sa section, sa résistance augmente. Fabriqué en tungstène (ρTu = 0.0530 Ω.µm), il est
de plus en plus résistif. On estime que pour une technologie de 0.25µm de largeur de grille, la
résistance moyenne d'un seul via est de 3Ω, m 1Ω . Si l'on s'en tient aux statistiques du routage des signaux, celles-ci font apparaître que pour ce type de technologie, la fréquence de
passage d’un niveau de métal à l’autre est d’environ 1 contact tous les 30µm. Ramené en interconnexion moyenne de routage, le rôle résistif des vias n’est plus négligeable. Un exemple
de chemin routé vu en coupe est reporté Figure III.13.
Substrat
Figure III.13 : Rôle des vias dans le calcul de la résistance d’interconnexion
2.3.3) Effet de peau
La question de l’effet de peau et de sa conséquence sur la résistance se pose lorsque les
conducteurs sont traversés par des courants à haute fréquence. L'effet de peau correspond à
80
une circulation des charges repoussée à la périphérie du conducteur, ainsi qu'à la création
d'une masse effective en profondeur du substrat. L'effet immédiat d'une circulation de courant
périphérique crée une zone avec très peu de circulation de courant au centre, d’où une section
efficace de conducteur plus faible, donc une résistance effective plus élevée.
La densité de courant ( 3.8 ) dans le conducteur s’exprime avec une loi de type :
J = J0 ⋅ e
−
z
δ
( 3.8 )
où J0 est l'amplitude réelle du courant à la surface,
où z est la profondeur dans le conducteur (m).
où δ est l'épaisseur de peau (m)
1
 2 2
δ =

 2πFµ0γ 
( 3.9 )
où F est la fréquence du signal (Hz).
où µ0 = 1.257e-10 H/m, perméabilité du vide
où γ est la conductivité : (58 106 S/m pour le cuivre et 36.5 106 S/m pour l’aluminium.)
A 1Ghz, l’épaisseur de peau du cuivre est 2.1 µm, à 10GHz 0.6µm, à 100 GHz 0.21µm.
Ceci implique que pour une interconnexion submicronique de routage, la section efficace du
courant est très proche de la section réelle. L’évolution de l’épaisseur de peau du cuivre en
fonction de la technologie est représentée figure III.14. Par contre, dans le cas des boîtiers,
l’effet de peau crée une augmentation significative de la résistance de ligne pour des fréquences de l’ordre du GHz.
1µm
0.16µm
0.3µm
z
0
z
0
δ=0.6µm
δ=2µm
0.5µm : 1GHz
0.18µm
10 GHz
0
z
δ=0.21µm
0.07µm
100 GHz
Figure 14 : Evolution de l’épaisseur de peau avec la technologie.
2.4) Modélisation inductive d'une interconnexion
L’inductance de l’interconnexion métallique sur substrat peut être calculée selon diverses
formules. Comme pour le calcul des capacités, elles sont calculées en fonction des paramètres
géométrique des interconnexions. Si on considère que le substrat est un bon plan de masse, on
se trouve dans le cas de la figure III.15, et l'inductance de la ligne est donnée par la formule (
3.10 )
81
w
L11 = µ 0 µ r ⋅
e
1
 8h W 
⋅ ln  + 
2π
 W 4h 
( 3.10 )
L11 = inductance du conducteur (H/m)
µ0=1.257e-6 H/m
µr=1 dans l’air et le SiO2
W = largeur du métal (m)
h = hauteur par rapport au substrat (m).
h
Figure III.15 : Calcul de l’inductance d’un conducteur de type interconnexion au dessus
d’un plan de masse.
Cette équation est utilisée pour la modélisation des pistes de circuits intégrés et de circuits
imprimés. Nous avons calculé l’inductance d’interconnexion de section minimale en métal 2
pour chaque technologie (figure III.16). L’inductance d’une interconnexion ne doit cependant
pas être négligée car elle permet de modéliser avec précision les délais de propagation proches de
c
εr
où c est la vitesse de la lumière.
1
0.18 µm
0,9
0,8
L (nH/mm)
0,7
0.25 µm
0.5 µm
0.8 µm
0,6
0.35 µm
0,5
0,4
1.2 µm
0,3
0,2
0,1
0
1985
1990
1995
2000
2005
Années
Figure III.16 : Inductance d’une interconnexion de longueur typique pour chaque technologie.
Le problème est de préciser l’altitude du plan de masse. En effet, lorsqu’on raisonne en
haute fréquence, le substrat subit l’effet de peau qui repousse les charges du centre vers les
bords, on peut alors considérer que le plan de masse est situé au niveau de la jonction entre le
substrat et l’oxyde de silicium. Par contre, en basse fréquence, les charges se répartissent dans
tout le substrat et on peut alors considérer que la masse se trouve au niveau de la couche enterrée fortement dopée. La figure III.17 schématise l’altitude du plan de masse par rapport à
l’interconnexion métallique en basse et haute fréquence.
82
Accumulation de
charges en surface :
plan de masse
Substrat P
Effet de peau :
zone dépeuplée
Couche enterrée P++
Charges réparties
dans le substrat
plan de masse
Substrat P
Couche enterrée P++
Haute Fréquence
Basse Fréquence
Figure III.17 : Altitude du plan de masse suivant la fréquence.
Cependant, en submicronique profond, les interconnexions voient rarement le substrat nu.
Cela tient à la présence de nombreuses zones actives et de zones de routage denses et courtes.
Il y a donc fort peu de chances de rencontrer une longue ligne d’interconnexion sans autre niveau inférieur que le substrat. Nous donnons en (3.10), la formulation de l’inductance pour
une configuration à un plan de masse [BAKO90].
Nous construisons un modèle ligne principalement dans le but de simuler la réponse de la
ligne à une excitation, soit une commutation en tension, un transport de courant ou un couplage. Le but de la simulation est ensuite de caractériser la ligne, afin de bâtir des modèles
analytiques permettant des évaluations rapides et précises du comportement à l’échelle d’un
circuit.
Dans le cadre de l’intégrité du signal, nos besoins sont principalement :
- La caractérisation de la commutation
- La caractérisation du couplage diaphonique
- La caractérisation du di/dt
III. Modélisation des interconnexions.
3.1. Choix d’un modèle
Chaque interconnexion d'un circuit intégré a des composantes capacitives, résistives et inductives. Le problème est maintenant de savoir comment associer ces différents éléments pour
obtenir une modélisation fiable des phénomènes parasites introduits par un réseau complexe
d'interconnexions. Dans le chapitre précèdent, nous avons présenté des schémas équivalents
des lignes de transmission (Fig. III.18) suivant le régime de fonctionnement de la ligne, à savoir, le mode "Quasi-TEM", le mode "effet de peau", ou le mode "d'onde lente". On trouvera
dans la littérature plusieurs déclinaisons de ces modèles, mais de façon générale, le mode de
propagation dans les interconnexions des circuits intégrés est le mode d'onde lente. La plupart
des modèles que nous présenterons découlent donc de la figure III.18c où le substrat est considéré sans perte.
83
R
L
Cox
R
L
R
L
Cox
Cox
GSi
CSi
(a) Mode "Quasi-TEM"
LSi
RSi
(b) Mode "Effet de peau"
RSi
(c) Mode "Onde lente"
Figure III.18 : Modélisation des modes de propagation.
Dans ce paragraphe, nous présentons différents modèles utilisés dans le cas d'une ligne
seule, ou de lignes couplées. Dans chaque cas, nous nous attachons à estimer la précision du
modèle et le temps de simulation requis.
3.1.1) L’interconnexion seule
Nous avons à notre disposition plusieurs types de modèle d’interconnexion. Concernant
une interconnexion seule, le plus simple est le modèle capacitif. Il s’applique au couplage vers
le substrat (figure III.19-a).
R
R
L
Cox
Cox
(a)
(b)
(c)
Figure III.19 : Différents types de modèles pour une interconnexion seule.
Le grand avantage de cette méthode est de considérer chaque interconnexion comme une
équipotentielle. Ce modèle n’est utilisable que pour de courtes interconnexions. En effet, pour
des interconnexions de longueur moyenne, l’effet résistif entre en jeu (figure III.19b). Pour
tenir compte des composantes capacitives et résistives, on peut utiliser un modèle en Π ou en
T. D'après une étude menée par T.Sakurai en 1983 [SAKU83], les modèles Π ou T donnent
des résultats quasiment identiques, et ceci quel que soit le nombre de cellules élémentaires
considérées dans la distribution. La figure III.19b représente un modèle en Π où la capacité
intrinsèque de la ligne est répartie en début et en fin de ligne. En technologie submicronique
profonde, l’effet de retard de propagation peut être modélisé par une inductance, comme indiqué figure III.19-c. La question est de savoir à quel moment il faut prendre en compte
l’inductance. D’après les travaux de E. Vanier [VANI98], pour une technologie 0.35 µm,
l’écart au niveau de la simulation temporelle d’une commutation, entre un modèle RC et un
modèle RLC est de 4% pour une ligne de 10 mm. La prise en compte de l’inductance dépend
de la nature de la ligne. En effet, les interconnexions subissant des variations de courant importantes, comme les alimentations; elles sont sujettes à de fortes fluctuations dues à
l’inductance de ligne. Dans ce cas l’inductance ne doit pas être ignorée. Par contre, si la ligne
véhicule un signal logique, l’influence de l’inductance est négligeable devant celle de la résistance.
84
3.1.2) Deux interconnexions couplées
Dans le cas de deux lignes couplées, on retrouve les mêmes configurations que pour une
ligne simple, auxquelles s'ajoutent la capacité de couplage Cc, voire une mutuelle inductance
K. La modélisation la plus simple consiste à ne considérer que les capacités qui ne s'adressent
qu'à des lignes courtes(Fig.III.20a). Une solution plus générale consiste à prendre en compte
la résistance intrinsèque de chaque ligne en répartissant les capacités en début et fin de ligne
(Fig.III.20b). Les capacités masse CG comme les capacités de couplage CC sont réparties en
entrée et en sortie de ligne, leur valeur étant divisée par deux. Rl et R2 sont les résistances de
chacune des lignes. C'est la solution qui reste la plus largement adoptée dans les simulateurs
pour la modélisation des interconnexions.
Enfin la dernière solution prend en compte tous les paramètres de l'interconnexion à savoir:
R, L et C (Fig. III.20c). Comme pour la configuration précédente, on répartit les charges (valeurs de paramètres de part et d'autre de la ligne. Apparaît alors un nouveau paramètre, KM, la
mutuelle inductance entre L1 et L2.
R2
CC
CG2
CG2/2
CC/2
CG2/2
CC/2
CG2
Rl
CG1/2
CG1/2
(a)
(b)
L2
R2
CC/2
CG2/2
CG2/2
KM
CC/2
Rl
Ll
CG1/2
CG1/2
(c)
Figure III.20: Différents types de modèles pour deux interconnexions couplées.
3.1.3 Découpage de la ligne : Vers un modèle distribué
Les paramètres R, L et C des modèles que l'on vient de donner, aussi bien pour une interconnexion seule que pour un couplage diaphonique, peuvent être distribués pour obtenir une
meilleure précision en terme de délai de propagation ou ce couplage (Fig. III.21). il est alors
envisageable d'avoir plusieurs cellules élémentaires dont on répartit de façon équitable les
valeurs de capacités et de résistance.
85
A
B
Ou
RL
RL/2
CL/2
CL/2
CL/3
1 cellule
RL/2
CL/3
CL/3
2 cellules
Figure III.21 : Modèle d'interconnexion en Π à une cellule ou à 2 cellules
Le fait d'augmenter le nombre de cellules pose malgré tout le problème du temps de simulation. De plus, si un modèle distribué reste simple dans le cas une d'interconnexion seule, une
telle modélisation devient lourde pour des lignes couplées. La figure III.22 présente un modèle de trois lignes couplées Π RC. Devant la complexité de mise en œuvre de tels modèles,
nous devons évaluer le pourcentage d'erreur avec des modèles plus simples, afin de s'assurer
que ce type d'approche est réellement justifié.
C717
C17
Rlcd
7
C7
C751
C101102
101
C101103
Rl1f
102
Rl1d
17
C101
Rl2d
25
C102
Rl2f
C25
C10025
Rlcf
100
C100
C10052
52
51
C51
103
C103
C52
Figure III.22 : Modèle de trois interconnexions couplées avec deux cellules RC en Π .
3.2) Etude comparative des modèles.
Pour établir les critères de choix des différents types de modèles, de leur distribution ou
non, nous proposons une étude sur quatre technologies décrites dans le chapitre I, à savoir: la
technologie AMS08 (0.7µm), HCMOS6 (0.35µm), HCMOS8 (0.18µm) et HCMOS 10
(0.10µm). Pour chacune d'entre elles, nous utiliserons les modèles C, CRC, CRC distribué
deux fois et trois fois, CRLC et CRLC distribué deux fois, trois fois et huit fois. Les huit modèles seront appliqués à une interconnexion seule, dans le but d'évaluer le délai de propagation.
86
P : 100*2λ
N : 60*2λ
P : 200*2λ
N : 100*2λ
P : 100*2λ
N : 60*2λ
W=4λ
P : 100*2λ
N : 50*2λ
L = variable
Figure III.23 : Modèle de simulation pour l'étude de la modélisation des interconnexions.
Ce délai est calculé par rapport à la définition donnée au paragraphe (3.1) du chapitre I.
Les valeurs des capacités et inductances ont été calculées en utilisant un solveur électromagnétique résolvant les équations de Green. La ligne considérée est une ligne de métal 2 pour la
technologie AMS08, et de métal 3 au dessus d'un plan de masse en métal 1 pour les autres. Le
modèle de simulation est donné en figure III.23, où les dimensions des transistors sont données en λ (2*λ = longueur de grille minimale). La figure III.24 donne sous forme d'histogramme les résultats de simulation pour plusieurs longueurs.
1600
1600
Temps (ps)
Temps (ps)
AMS08
1400
1200
1200
RLC8
RLC3
RLC2
RLC
RC3
RC2
RC
C
1000
800
600
400
HCMOS6
1400
RLC8
RLC3
RLC2
RLC
RC3
RC2
RC
C
1000
800
600
400
200
200
0
0
10
100
200
500
1000
Longueur (µm)
2000
5000
10000
1600
10
100
200
500
1000
Longueur (µm)
2000
5000
10000
2000
5000
10000
4000
Temps (ps)
1400
1200
Temps (ps)
HCMOS8
3000
RLC8
RLC3
RLC2
RLC
RC3
RC2
RC
C
1000
800
600
400
HCMOS10
3500
2500
RLC8
RLC3
RLC2
RLC
RC3
RC2
2000
1500
1000
200
RC
C
500
0
10
100
200
500
1000
Longueur
(µm)
2000
5000
0
10000
10
100
200
500
1000
Longueur (µm)
Figure III.24 : Comparaison des temps de propagation suivant différente technologies et
différents modèles de simulation.
87
D'après cette étude on peux constater que pour la technologie 0.7µm, une modélisation très
simple telle que la modélisation capacitive permet de bien rendre compte des temps de propagation jusqu'à une longueur de 2mm. Au delà ce cette longueur, la modélisation non distribuée de type CRC donne de très bon résultats.
Pour les autres technologies 0.35µm, 0.18µm et 0.1µm, la modélisation purement capac itive donne des résultats satisfaisants jusqu'à une longueur de plus en plus faible, avec pour la
technologie HCMOS10 une erreur estimée à plus de 800% pour une longueur de 10mm. Pour
pouvoir comparer les résultats avec plus de précision nous présentons en figure III.25 l'évolution de l'erreur de prédiction du délai par rapport à un modèle RLC distribué huit fois.
10
2
HCMOS6
AMS08
0
0
1000
2000
3000
4000
5000
6000
7000
8000
9000
10000
5
-2
RLC8
RLC3
-4
-6
-8
0
0
RLC2
RLC
RC3
RC2
RC
C
-5
4000
6000
8000
10000
RLC8
RLC3
RLC2
RLC
RC3
RC2
RC
C
-10
-15
-10
2000
-20
-12
20
15
HCMOS10
HCMOS8
15
10
10
5
5
0
0
-5
-10
-15
2000
4000
6000
8000
10000
RLC8
RLC3
RLC2
RLC
0
0
-5
-10
RC3
RC2
RC
C
-15
-20
-20
2000
4000
6000
8000
10000
RLC8
RLC3
RLC2
RLC
RC3
RC2
RC
C
Figure III.25 : Evolution de l'erreur de prédiction du délai de différents modèles par rapport au modèle RCL à huit cellules
Les graphes de la figure III.25, montrent clairement que pour la technologie AMS08 l'erreur introduite par une simple modélisation capacitive n'est pas importante. Celle-ci n'excède
pas quelques pour-cent. En passant à une modélisation CRC non distribuée, l'erreur reste de
l'ordre du pour-cent, même pour de grandes longueurs.
Mais cette approximation n'est plus valable dès que l'on est en technologies 0.35µm et
0.18µm. La modélisation capacitive introduit très vite une erreur non négligeable atteignant
15% et 60% pour 10mm de longueur d'interconnexion. L'utilisation de modèles en Π simple
ou distribué en deux cellules élémentaires permet de réduire l'erreur aux environs de 5%.
88
Lorsque l'on passe à la technologie HCMOS10, la modélisation capacitive n'est plus applicable, sauf pour des longueurs d'interconnexions inférieures à 100µm, où l'erreur reste inférieure à 2%. Quel que soit le modèle, l'erreur augmente très vite jusqu'à des longueurs voisines de 2mm. Elle reste alors constante, et on peut noter que les modélisations avec et sans inductances convergent vers les même valeurs. Ici une distribution à trois cellules élémentaires
donne une erreur voisine de 3-4%. Pour plus de précision, il faudra considérer une distribution
plus importante. Le fait que l'inductance agisse peu pour ces technologies est essentiellement
dû à l'effet résistif qui prédomine.
En première approximation, un modèle non distribué est suffisant pour simuler les interconnexions en submicronique profond. Le découpage de la ligne en tronçons élémentaires
avec R, L et C répartis est rendu nécessaire pour avoir des résultats de bonne précision au delà
d’une certaine longueur d’interconnexion et de fréquence de signal à véhiculer [DES97]. Mais
le modèle doit rester suffisamment simple pour être appliqué à des blocs fonctionnels entiers
et assez précis pour prendre en compte de manière fiable les phénomènes parasites.
Ces discussions basées sur les simulations de propagation amènent l'élaboration de règles
représentées en figure III.26 où pour chaque technologie nous définissons le modèle à utiliser
suivant la précision de simulation escomptée, 10% (a) ou 5% (b).
Technologie
Prédiction du délai avec une précision de 10%
0.10µm
C
0.18µm
CRC
CRLC
0.35µm
CRC2 ou CRLC2
CRC3 ou CRLC3
0.7µm
0
Technologie
2000
4000
(a)
6000
8000
10000
Longueur
d'interconnexion
(µm)
Prédiction du délai avec une précision de 5%
0.10µm
C
0.18µm
CRC
CRLC
0.35µm
CRC2 ou CRLC2
CRC3 ou CRLC3
0.7µm
0
2000
4000
6000
8000
10000
Longueur
d'interconnexion
(µm)
(b)
Figure III.26 : Définition d'un modèle de simulation en fonction des technologies et de la
précision voulue.
89
Des études ont été menées par E. Vanier [VAN98] et D. Deschacht [DES98] pour estimer
le nombre de cellules élémentaires à distribuer et la réduction d'erreur qu'apporte cette distribution. Leurs études ont permis de mettre au point une formulation basée sur une simulation
d'un modèle non distribué. La valeur obtenue est alors modifiée par un facteur correctif qui
dépend des dimensions géométriques de la ligne ainsi que des transistors mis en jeu. Les formulations ainsi mises au point donnent le temps de propagation à VDD/2. L'intérêt de telles
formulations est de diminuer le temps de calcul en n'utilisant qu'un simple modèle Π. Dans
ce modèle, la résistance de la ligne est remplacée par une résistance équivalente (Fig. III.27)
prenant en compte les caractéristiques du transistor et de l'interconnexion. Le coefficient multiplicateur de la résistance de ligne, α, est donné par les formules (3.11-a) et (3.11-b) suivant
que l'on ait à faire à un front montant ou descendant, αRise et αFall .
RL/n
CL/2n
αRLine
RL/n
CL/2n CL/2n
CL/2
CL/2n
CL/2
Figure III.27 : D'un modèle distribué vers un modèle équivalent non distribué [VAN98].


τ st

α Rise = 1 −
τ
2
ln
2
R
C
+
(
)
st
L N 

( 3.11a )


τ st .C P / C N

α Fall = 1 −
τ
.
R
µ
2
ln
2
R
C
+
(
)
(
)
st
L P 

( 3.11b )
Dans ces formules, τ st est défini comme le temps minimum de réponse que permet la
technologie calculé à VDD/2 (pour une porte symétrique, chargée par une porte identique). CP
et CN sont respectivement les capacitées de charge des transistors PMOS et NMOS correspondant à τ st . R(µ) représente la dissymétrie de process entre le transistor P et N.
Une étape supplémentaire est franchie par J.Cong [CONG96], [CONG97], [CONG98] qui,
sur la base d'une contrainte de délai de propagation, propose un algorithme de dimensionnement des transistors et de dimensionnement des interconnexions. A l'inverse de la plupart des
publications où les interconnexions et les transistors sont décorrélés, les travaux de J. Cong
sont basés à la fois sur les données des interconnexions et des transistors. Le but est de résoudre ce qu'il nomme le problème STIS (the simultaneous transistor and interconnect sizing) et
GSIC (global interconnect sizing and spacing). La figure III.28 donne un exemple de la démarche à suivre.
90
Buffer petit pour limiter le courant
et la surface silicium
100ps
200ps
100ps
STIS
Algorithme
50ps
200ps
50ps
Buffer plus rapide
Piste moins résistive
Figure III.28 : Exemple de l'application de l'algorithme STIS [CONG98].
Nous choisissons dans cet exemple de partir sur la configuration de trois lignes
géométriquement identiques et controlées par des portes de tailles identiques. Le but est
d'imposer des contraintes temporelles sur la propagation des signaux (100ps, 200ps et 50ps).
En utilisant l'algorithme de J. Cong, il est alors possible automatiquement de redimensionner
les tailles des transistors et des interconnexions pour respecter les contraintes. L'inconvénient
de cette méthode est qu'elle est basée sur des tableaux de capacités prédéfines, fixant
l'évolution de la propagation du signal et du couplage diaphonique.
III. Conclusion.
La prise en compte des effets parasites des interconnexions peut s'envisager à différents niveaux :
- Simulation analytique, faisant appel à des modèles R, L, C.
- Approximation analytique, délai, crosstalk.
Nous avons, pour différentes techniques, établi des critères de choix de ces modèles, en
fonction de la précision désirée et de la longueur des interconnexions. Deux modèles sont utilisés : le simple modèle C pour des interconnexions courtes, le modèle CRC pour des interconnexions longues. Bien que présent, l'effet inductif a un impact faible devant l'effet résistif.
La simulation des interconnexions est une étape longue, faisant appel à des modèles complexes dont le choix d'utilisation dépend des paramètres géométriques des transistors et des
lignes. La première étape de cette simulation est l'extraction des paramètres de lignes R ,L et
C qui peut être fait par des logiciels de résolution des équations électromagnétiques. Cette
opération étant coûteuse en terme de temps de calcul, il existe plusieurs formulations analytiques calculant les capacités des interconnexions. Mais ces formules ne sont applicables que
pour un nombre de configurations limitées. La deuxième étape est le choix du modèle de simulation qui fixera la précision du résultat. Là encore plus les technologies évoluent vers les
petites dimensions, plus le choix du modèles est critique. Pour les technologies submicroni-
91
ques, des modèles simples de transistor et d'interconnexion ne sont pas à même de simuler
correctement les problèmes liées à l'intégrité de signal.
C'est la raison pour laquelle de nombreuses études tentent de remplacer les approches classiques, où l'on utilise des modèles RLC distribués, par des modèles simplifiés ou par des estimations des phénomènes parasites. Les études similaires à celles présentées en fin de ce
chapitre sont nombreuses, mais il faut vérifier à chaque nouvelle technologie leur validité, et
regarder leur application sur des circuits complets. Il est donc nécessaire d'être capable d'avoir
des mesures précises des différents phénomènes.
La vérification de circuits (Full-chip extraction) pour garantir l'intégrité du signal est devenue le facteur prédominant de la conception de circuit, ceci essentiellement aux très rapides
évolutions technologiques en terme de fréquences et de dimensions. Ce temps de vérification
est devenu considérable, ce qui n'est pas compatible avec les coûts d'industrialisation. Cette
action doit donc être prise au premier niveau de conception et doit être intégrée dans les règles
de dessin.
92
Références :
[FREQ99]
Frequency web site, 1999, http.//www.frequenc.com/
[HCMOS7]
ST-Microelectronic, "HCMOS7 design Rule Manual", Distribution N° 3833,
11may 1998, pp.56-67.
[YUAN82]
C.P. Yuan, T.N. Trick, "A simple formula for the estimation of the capacitance
of two dimensional interconnects in VLSI circuits." IEEE Electron Device
Lett. Vol. EDL-3 pp 391-393, 1982.
[BAR88]
E. Barke. "Line to Ground capacitance Calculation for VLSI : A Comparison" ,
IEEE transactions on Computer-Aided Design, Vol 7, n°2, pp 313-315, February 1988.
[SAKU83]
T. sakurai, K. Tamaru, "Simple Formulas for Two- and Three-Dimensional
Capacitances", IEEE Trans. On Electron Devices, Vol.ed-30, N° 2, February
1983.
[DEL97]
N. Delorme, "Influence des interconnexions sur les performances des circuits
intégrés silicium en Technologie Largement Submicronique", Thèse soutenue
en Nov. 1997 à Institut National Polytechnique de Grenoble
[DEL96]
N. Delorme, M. Belleville, J. Chilo, "Inductance and Capacitance Analytic
Formulas for VLSI interconnects", Electronics Letters, Vol. 32, N° 11, May
1996.
[NING87]
Ning Z-Q., Dewilde P. "capacitance coefficients for VLSI Multilevel Metalization Lines" IEEE Transactions on Electron Devices, vol ED-34, n°3, pp 644649, March 1987.
[DELM98]
S. DELMAS-BEN DHIA, "Une Nouvelle Méthodologie de Caractérisation de
l'Intégrité de Signal en CMOS Submicronique Profond", Thèse présentée à
l'Institut National des Sciences Appliquées de Toulouse en Novembre 1998.
[NOUET97] Nouet P, Toulouse A. "Use of Test structures for characterization and modelling of Capacitances in a CMOS process" , IEEE Trans. Semiconductor Manufact. Vol 10, N°2, Nov 97
[TOUL98]
A Toulouse, "Contribution à la caractérisation et à la modélisation des capacités en technologie CMOS" , Thèse de doctorat soutenue le 7 mai 1998 à l'université de Montpellier 2.
[RYAN95]
J.G. Ryan, "The evolution of interconnection technology at IBM" , IBM Jornal
of Reseach & Development, Vol39, N°4, 1995.
[BAKO90]
H.B. Bakoglu, "Circuits, interconnections, and packaging for VLSI" Addison
Wesley Publishing 1990, ISBN : 0-201-06008-6.
93
[VAN98]
E. Vanier, "Caractérisation et Optimisation Temporelle des interconnexions
dans les circuits Sub-microniques CMOS." Thèse de doctorat soutenue le 29
septembre 1998 à l'université de Montpellier 2.
[DES98]
D. Deschacht, E. Vanier,"Accurate Modeling of Interconnects for Timing Simulation of sub-Micron Circuits", Signal Propagation on Interconnects, Edited
by H. Grabinski, KLUWER Academic Publishers, ISBN : 0-7923-8275-7.
[DES97]
D. Deschacht, E Vanier, "Submicron interconnect modeling for timing evaluation" ISIC’97, Singapore, 1997.
[CONG96]
J. Cong, L. He, “An Efficient Approach to Simultaneous Transistor and Interconnect Sizing.”, AMC intel. Conf. On Computer Aided Design, November
1996.
[CONG97]
J. Cong, L. He, C.K. Koh, Z. Pan “Global Interconnect Sizing and Spacing
with Consideration of coupling capacitance.”, AMC intel. Conf. On Computer
Aided Design, November 1997.
[CONG98]
Design, April 1998.
[BOTH93]
S. Bothra, "Analysis of the Effects on Scaling on Interconnects Delay in VLSI
circuits", IEEE Trans. on Electronic Device, vol40, n°3, March 93.
94
Chapitre IV : Méthodes de mesure.
95
I. ) Introduction.
Avec l’augmentation des phénomènes parasites, il devient nécessaire de développer des
modèles à la fois bien adaptés, mais aussi d’une relative simplicité, permettant d’évaluer avec
un temps de calcul minimal, le degré de nuisance de ces parasites. Par extrapolation, il devient
nécessaire pour chaque "process" d'élaborer des modélisations appropriées à l'intégrité du signal. Sans aller jusqu'à la notion de modèle, on associe à chaque "process" un ensemble de
règles permettant d’assurer le bon fonctionnement du système. Ces règles de dessin, aident le
concepteur à réaliser des circuits fiables, dépourvus de problèmes d'intégrité de signal.
Malgré la bonne connaissance des phénomènes électromagnétiques, le choix d'un modèle
de ligne permettant d'obtenir des simulations précises se fait selon des critères qui doivent être
validés expérimentalement. Ces modèles ont été pour la plupart mis en place pour des technologies spécifiques et il est important de déterminer leur validité. La raison de cette approche
par la mesure est la remise en cause des méthodes et des formulations du fait de l'évolution
vers le Giga-Hertz et les dimensions nanomètriques. La mise en place des règles de dessin est
complexe, et on utilise en général un grand nombre d'approches physiques ou empiriques et
de simulateurs pour les bâtir. La mesure reste cependant le meilleur moyen de les valider.
Cette phase d’expérimentation s’avère de plus en plus complexe et délicate avec l’évolution
technologique.
A ce jour, on peut répertorier plusieurs méthodes d’expérimentation sur puce, plus ou
moins précises, directes ou indirectes, adaptables ou non à différents types de parasites et de
signaux. Dans ce chapitre nous présenterons succinctement les méthodes de mesures existantes permettant de caractériser correctement l’intégrité de signal et les différentes perturbations, en exposant leurs principes et domaines d’applications (paragraphe II). Nous ferons apparaître les limitations de ces méthodes, et justifierons notre approche par échantillonnage directement sur la puce (paragraphe III). Enfin nous détaillerons l'implémentation du capteur de
mesure ainsi que le mode opératoire dans le paragraphe IV.
II. Les différentes méthodes de mesure.
2.1) Introduction:
Pour calibrer les interconnexions et leurs effets sur l'intégrité du signal, il existe quatre
grandes familles de méthodes de mesure : les mesures sous pointes, les méthodes du domaine
de l'hyperfréquence, les mesures par faisceau d'électrons et enfin les méthodes totalement intégrées sur silicium. Les trois premières techniques citées font partie des méthodes de mesures
dites externes. On accède aux interconnexions à calibrer grâce à des connexions externes. La
dernière consiste à utiliser des capteurs donnant une information directe de la puce. Nous les
classerons suivant le domaine d'application et le type de résultats obtenus.
96
2.2) Mesure externe
Cette méthode de mesure reste le moyen d’expérimentation le plus classique, mais surtout
le plus facile à mettre en œuvre. Les motifs de test, sont directement accessibles depuis l'extérieur de la puce grâce à des pointes spécifiques, et les mesures sont alors réalisées à l’aide
d’un oscilloscope ou d’appareils de mesure dédiés. Cependant, cette méthode de mesure est
limitée en fréquence. Il faut considérer les effets parasites qu'introduisent le plot de sortie de
la puce, le "bonding" et le "lead". Le modèle équivalent du boîtier (Fig. IV.1) a une fréquence
de coupure qui oscille entre 100 et 300 MHz, et ceci sans considérer le circuit imprimé supportant le circuit. Nous devons aussi comptabiliser un connecteur, avant de pénétrer dans un
câble coaxial menant au dispositif d’acquisition. Tous ces éléments sont à prendre en compte,
et il est impératif de connaître les limitations introduites par chacun pour interpréter correctement les résultats.
Figure IV.1 : Modélisation IBIS d'un boîtier.
2.3) Mesure sous pointes
La méthode qui consiste à venir poser des pointes directement sur le silicium permet de
s'affranchir du boîtier, mais il faut malgré tout prévoir un emplacement pour celles-ci. Le test
sous pointes (Fig. IV.2) présente l’avantage de réduire le chemin capacitif et inductif depuis le
plot de sortie de la puce jusqu'à l’appareil de mesure [DUPI98]. Bien que l'évolution des systèmes de mesure est rapide, la taille des plots les plus petits sont de l'ordre de 50*50µm², soit
une capacité parasite de l'ordre du pF.
97
Figure IV.2 : Banc de test sous pointes (CNES)
En ce qui concerne l’intégrité de signal, seules certaines caractérisations, comme le délai
de propagation, peuvent être rendues possibles à condition de posséder un oscilloscope de très
grande bande passante. De plus, la charge des appareils de mesure, les capacités et inductances parasites présentes tout le long du trajet du signal, inhibent ou déforment celui-ci. Cette
méthode n’est donc pas adaptée à la caractérisation de l’intégrité du signal sur puce, au delà
de quelques centaines de MHz.
Cette méthode devient inadaptée pour la mesure des signaux ultra rapides et de faible énergie que nous cherchons à caractériser. Les effets parasites introduits par les pointes et
l’utilisation de plots de test qui modifient la configuration du routage et donc les capacités parasites, modifient la tension mesurée. Cette méthode est en revanche appliquée avec succès à
la caractérisation de la propagation dans les boîtiers [TEK98], et avec un succès moindre pour
l’évaluation du couplage entre pistes de circuits imprimés. Cependant elle est tout à fait pratique pour extraire les paramètres statiques des transistors ou des interconnexions.
2.4) Mesure par faisceau d'électrons (IDS) : "E-Beam testing"
Le test par faisceau d’électrons est une technique dérivée de la microscopie électronique à
balayage [MARC97]. C'est une méthode ne nécessitant aucun contact direct, mais la mise en
œuvre est délicate et le coût d'un tel système est très important. Comme pour les méthodes
sous pointes, il faut penser à prévoir un plot de contact pour exciter, par injection d'électrons,
une partie du circuit.
98
e
-
e
-
e
Prises BNC
Circuit imprimé
TEXTOOL
e
AIR
-
VIDE
SiO2
Sonde à
faisseau
d’électrons
Si
TEXTOOL
CHIP
Figure IV.3 : Principe de l’IDS.
Une plaquette de branchement spécifique doit prévoir le générateur de signaux sur lequel
l’IDS se synchronisera (fig. IV.3), un moyen de visualisation des sorties et des entrées du circuit intégré ainsi que des signaux de commande des différents dispositifs.
Les limitations de cette méthode de test sont les suivantes :
L'accès au circuit est assez périlleux. Les mesures ne peuvent s’effectuer que sur les niveaux métalliques supérieurs des circuits intégrés car le faisceau d’électrons à tendance à diffracter dans l’oxyde. La présence du SiO2 à la surface du circuit modifie la mesure car les
électrons incidents chargent l’oxyde et donc modifient ses propriétés.
Le couplage capacitif entre le point d’impact du faisceau et la piste concernée ainsi que les
couplages avec les pistes voisines, faussent la valeur du potentiel mesuré, comme l’illustre la
figure IV.4. On pourrait enlever l’oxyde de surface mais, dans ce cas là, les capacités seraient
modifiées, les dispositifs actifs risquent d’être altérés et par conséquence, notre signal aussi.
La sonde peut être positionnée avec une résolution de 0,2µm environ, du même ordre que
la lithogravure de la génération 0,18µm. L'erreur du positionnement est donc importante et la
mesure difficilement répétitive.
Faisceau d’électrons
Potentiel de surface
Oxyde
Potentiel à mesurer
Substrat
Figure IV.4 : Mesure à travers l’isolant : Couplages capacitifs.
Les performances de l’IDS sont aussi limitées par les effets des champs locaux pouvant
entraîner une déviation du faisceau et une sensibilité du détecteur aux potentiels environnants.
99
La résolution temporelle de l'échantillonnage est d'environ 200 ps, ce qui devient insuffisant à partir de la technologie 0,35µm.
Le calibrage en amplitude est assez délicat lorsque l'IDS travaille à la vitesse d'échantillonnage la plus rapide. Le signal, fortement bruité, doit en outre faire l'objet de traitements mathématiques.
En conclusion, l'IDS rend de moins en moins de services en mesure d'intégrité de signal, au
fur et à mesure de la réduction des dimensions.
2.5) Mesures hautes fréquence : Réflectométrie - Paramètres [S]
Ces méthodes s’appliquent principalement aux domaines des micro-ondes et des hyperfréquences. Elles consistent à poser des pointes spécifiquement adaptées aux hautes et hyperfréquences, sur un jeu de plots de test sur la puce, mais selon un mode opératoire très rigoureux
visant à assurer la continuité d’impédance tout au long du cheminement du signal. Ces méthodes sont maintenant très largement utilisées dans le domaine des circuits intégrés silicium,
et notamment pour la caractérisation des interconnexions en technologies submicroniques. On
les appelle aussi " test temporel sub-nanoseconde" [GREG98], [EO95] car elles permettent à
la fois un fenêtrage temporel, et l'exploitation fréquentielle (par FFT). Deux types de mesures
sont possibles:
- La méthode TDR (Time Domain Reflectometry) consiste à générer un front ultra
bref (environ 10ps) sur un dispositif par des pointes hyperfréquences et échantillonner l’allure
temporelle du signal réfléchi. Elle permet d'observer l'effet de l'impédance caractéristique
d'une ligne de transmission ainsi que son temps de propagation. La qualité de la mesure est
conditionnée par le rapport entre le temps de montée du signal incident (tr) et le temps d'aller
retour sur la ligne (tar). Pour pouvoir distinguer la réflexion due à la terminaison de la ligne ,
du front incident, il faut tr<tar. Un traitement approprié permet alors d’identifier les impédances situées sur le trajet du front.
- La mesure en transmission, TDT (Time Domaine Transmission), et les paramètres
[S]. Cette méthode est préférable à la précédente, lorsque les fronts de montée sont dégradés
par la ligne à mesurer. Dans ce cas, on observe à la fois le signal réfléchi et incident.
Ces deux méthodes permettent dont d'extraire l'impédance caractéristique et la constante de
propagation de la ligne qui s'écrivent souvent sous la forme d'une matrice [S], quadripôle représentatif des entrées et sorties de courant et de tensions. Cette matrice permet de donner un
modèle d’interconnexion à une fréquence donnée. Elle couvre actuellement une très large
bande de fréquences, jusqu’à une centaine de GHz, grâce à un matériel sophistiqué, des techniques de connexions et des pointes spécifiques.
Mais la mise en place et le mode opératoire sont complexes, et l'interprétation des résultats
dépend essentiellement du calibrage. Preuve en témoigne le nombre d'articles présentant les
difficultés d'un bon calibrage et proposant des solutions [FER92], [WILL98], [MARK96].
Ceci s'explique par le fait que dans les circuits, les pertes importantes des lignes et du silicium
100
semi-conducteur provoquent un effet de traînage sur les réponses temporelles. Le front de
montée d'attaque des lignes est dégradé, ce qui rend les mesures difficiles.
De plus, les méthodes de mesures en paramètres [S] et l'extrapolation des matrices associées, ne sont valables que pour des configurations de guide d'onde en mode TEM. Comme
nous l'avons précisé dans le chapitre II, le régime TEM utilisé pour la modélisation des interconnexions sur silicium est une approximation [WILL94b].
Pour satisfaire aux contraintes de la mesure en paramètres [S], différentes précautions doivent être prises dans le dessin des configurations de lignes. Un exemple de motif spécifique
pour la mesure de paramètres [S] est donné figure IV.5. Les têtes de mesure utilisées sont des
têtes spécifiques à trois pointes. Les deux pointes extérieures correspondent aux polarisations
masse du substrat, celle du milieu correspond au signal injecté ou récupéré. Pour calibrer correctement ce système de mesure, il faut introduire des motifs spécifiques sous la forme de circuits ouverts et de circuits fermés. Cette technique permet de s'affranchir par différenciation
des capacités et inductances parasites introduites par le système de mesure. C'est pourquoi on
trouve les plots de contact ainsi qu'un petit élément de ligne sur les motifs "co" et cc"
(fig.IV.5), qui sont respectivement les motifs de calibration en circuit ouvert et en court circuit.
GND
cc
co
Mesure ligne seule
Entrée
du
signal
GND
Sortie
du
signal
GND
GND
Motif de mesure de couplage
Figure IV.5 : Exemple de motifs à paramètres [S] appliqués à la mesure de l’intégrité du
signal.
Avec de tels motifs, on peut extraire les matrices [S] caractérisant une interconnexion seule
au dessus d'un plan de masse. Il est aussi possible d'effectuer avec une assez bonne précision
des mesures de lignes couplées, mais on utilise pour cette manipulation un système à quatre
têtes de lecture comme représenté en figure IV.6. Un système de contrôle analogique (ANA)
permet alors d'injecter un signal sur la ligne voulue grâce à un jeu d'interrupteurs et de récupérer les signaux réfléchis.
101
Figure IV.6 : Motifs de mesure de lignes couplées par la méthode des paramètres [S],
[WILL99].
Bien sur, plus on aura tendance à s'éloigner du plan de masse, moins l'approximation "quasi-TEM" sera valide, et par conséquent on peut s'interroger sur la validité des résultats de mesures. Pour les technologies à deux niveaux de métaux , à basse fréquence les résultats obtenus sont bons, mais avec l'augmentation du nombre de niveaux métalliques de la fréquence
des signaux, et l'apparition de nouveaux diélectriques (voir Fig.II.3), cette méthode devient
difficile à mettre en œuvre, bien que de nombreuses études aient été menées pour compenser
théoriquement les pertes dans les matériaux [WILL94a] [WILL98].
2.6) Méthodes intégrées sur puces.
Une alternative aux méthodes externes est l'approche totalement intégrée sur silicium,
permettant de calibrer les interconnexions ou leurs effets par un dispositif de mesure directement sur la puce. Le principe est de profiter des avancées technologiques pour concevoir des
systèmes de mesures à partir de transistors CMOS, et de tirer profit de leur bande passante, de
la précision de contrôle de courant et de tension, ainsi que de la place silicium et du faible
coût de l'implémentation de telles structures. Nous essayerons de présenter ici quelques unes
d'entre elles.
2.6.1) Mesure de capacité "on-chip" :
2.6.1a) Oscillateur
La méthode proposée par [SICA98] a été mise au point en vue d’évaluer la capacité d’une
interconnexion vers le substrat. Deux oscillateurs en anneau à 6 inverseurs+1 NAND sont implantés, l’un avec des connexions courtes (30 µm) entre les inverseurs, l’autre avec des connexions longues (1200 µm) entre les inverseurs. La largeur de piste est fixée au minimum
permis par la technologie utilisée. La porte NAND est assimilée à un inverseur car le dimensionnement de son réseau NMOS et PMOS permet de rattraper la différence de mobilité. Un
diviseur de fréquence par 64 est ajouté en sortie de l’oscillateur afin d’obtenir une fréquence
102
d’oscillation mesurable extérieurement avec un oscilloscope. Dans le cas de la figure IV.7, la
mesure a été réalisée en 0.35 µm. La largeur des pistes de métal 3 est de 0.8 µm, soit une r ésistance de ligne d’environ 2 Ω pour le motif à lignes courtes et une résistance d’environ 80 Ω
pour le motif à lignes longues.
L’idée est de déduire par la différence de fréquence d’oscillation libre entre les oscillateurs,
le produit RC par unité de longueur équivalente des lignes de métal. De la mesure de fréquence externe, on remonte à la fréquence de chaque oscillateur en multipliant par 64. Ensuite, de la fréquence d’oscillation de l’oscillateur à interconnexion courte résulte un délai par
inverseur. Connaissant la fréquence d’oscillation du deuxième oscillateur et le délai introduit
par chaque inverseur, le délai dû à l’interconnexion longue est calculé. Le modèle mis en
place est de type C/2 – R – C/2 où R représente la résistance statique de la ligne. Cette résistance est déterminée grâce à une piste métallique identique à celle qui relie les inverseurs entre eux, connectée à deux plots de test sous pointes (figure IV.7). On déduit alors par simulations successives la valeur de la capacité d’interconnexion par unité de longueur. Un modèle
de ligne distribué donne des résultats quasiment identiques du fait de la grande valeur de RON
par rapport aux résistances de lignes.
Osc_en1
6 inverseurs
Osc_out 1
Osc_Out 1
DIV
64
120 KHz
Ligne 30 µm
Osc_en2
Osc_out 2
6 inverseurs
DIV
64
Ligne
1200 µm
18 KHz
Osc_Out 2
Ligne 1200µm
Mesure
statique de R
Schéma des trois motifs
Exemple de chronogrammes en 0.35 µm (fréquence d’oscillation
interne reconstituée)
Figure IV.7 : Motifs permettant de déterminer par différence de fréquences un modèle
d’interconnexion.
2.6.1b) capteur de mesure de capacités
Nous présentons ici une méthode permettant de mesurer des capacités avec une précision
de l'ordre du fento Farad [NOU97], [CHEN98], [CHEN99], totalement intégrée sur silicium.
La méthode de mesure est basée sur l'équation du courant traversant une capacité (4.1).
i(t ) = C.
dV
dt
103
( 4.1 )
L'extraction de la valeur de C passe en premier lieu par la mesure du courant "inter-layer",
entre deux niveaux métalliques avec une bonne précision sur i(t) pour garantir la précision sur
C. Le principe reporté en figure IV.8 a été développé au LIRMM (Laboratoire d'Informatique,
de Robotique et de Micro-électronique de Montpellier) par P. NOUET. La structure de test est
constituée d'un amplificateur de courant directement en série avec la capacité en série à mesurer (CX), un convertisseur courant/tension réalisé à base de transistor CMOS et un étage
d'échantillonnage et d'amplification. C'est ce dernier étage qui assure la détection et la mémorisation de la tension équivalente à la valeur de la capacité. La résolution de la mesure de capacité de ce système est de l'ordre de 100aF en technologie 0.7µm, ce qui est maintenant une
nécessité pour la mesure des capacités des lignes dans les technologies submicroniques. Grâce
à cette méthode, il est alors possible de mesurer la capacité de tout type de configuration de
ligne, seules, couplées ou des croisements. Cependant, pour extraire la capacité du motif, on
considère que l'effet capacitif est prédominant dans la variation du courant en négligeant l'effet inductif. Or avec les réductions de dimensions et la prise en compte des paramètres R, L et
C, l'équation ( 4.1 ) se complique, et le calcul de la capacité n'est plus tout aussi évident.
CX
Amplificateur de
courant
Vsh
VOC
Csh
VDD
+
-
Vout
Convertisseur I/V
Figure IV.8 : schématique du principe de mesure "On-chip" de capacité [NOU97].
La méthode de Berkeley [CHEN98], [CHEN99] est basée sur une analyse fréquentielle du
courant, reportée dans l'équation ( 4.2 ), qui traverse un miroir de courant (fig. IV.9).
I - I' = (C - C') VDD.f
( 4.2 )
I et I' sont les courants mesurés (DC),
C et C' sont les capacités de part et d'autre du miroir,
f est la fréquence des deux tensions V1 et V2.
Cette méthode permet d'obtenir une précision de mesure de 20aF pour une technologie de
0.25µm.
104
Métal 1
Métal 2
A
I
A
I'
V1
V2
C'
C
V1
Figure IV.9 : Méthodologie de Berkeley pour la mesure de capacité [CHEN98]
2.6.2) Caractérisation du couplage :
La méthode proposée par J.Y. Fourniols [FOUR96], [FOUR98] a été mise au point dans le
but de mesurer l’amplitude du couplage électromagnétique entre deux pistes de circuits intégrés. Le principe de ce capteur est détaillé figure IV.10. Une bascule RS à base de portes
NAND est utilisée : on en contrôle le signal de commande RESET de l’extérieur et l’entrée
SET est connectée à la piste victime. Le but est de déclencher le basculement de la sortie Q
par un pic de tension induit sur le nœud SET. La connexion SET peut être positionnée soit en
début, au milieu ou en fin de ligne, permettant ainsi de caractériser les différentes amplitudes
de couplages.
Reset
Commande
Précharge
nQ
Set
Q
Victime
Générateur
de bruit
Coupable
Figure IV.10 : Circuit permettant de déterminer l’amplitude du bruit de couplage[FOUR98].
Pour retrouver l’amplitude du bruit de couplage, la procédure est la suivante :
La bascule RS est remise à 0 avec la commande RESET ;
- La victime est préchargée à une tension analogique légèrement supérieure à la tension de
seuil de la bascule
- Un front descendant est généré sur la piste coupable. Par couplage capacitif avec la victime, un pic de tension vers le bas apparaît sur le nœud SET. Lorsque ce pic dépasse la tension de seuil de la bascule, la sortie Q commute, ce qui génère une faute logique dans le circuit (figure IV.11).
105
Couplage
Reset
Reset
Set
Set
Q
Q
(a) Fonctionnement normal
Seuil de commutation
de la bascule
(b) Fonctionnement érronné
Figure IV.11 : Chronogrammes de fonctionnement du circuit [FOUR98].
Bien que cette méthode permette d'extraire l’amplitude du couplage de manière indirecte,
elle ne donne aucune information sur sa durée et plus généralement son allure temporelle.
2.6.3) Caractérisation du délai induit par couplage:
La technique de mesure développée par F. Moll, [MOLL97] permet de mettre en évidence
le retard ou l’accélération d’un front d’horloge dû à un couplage parasite avec une piste voisine en commutation. La méthode proposée consiste à mesurer indirectement le délai (positif
ou négatif) induit par couplage capacitif entre deux pistes métalliques. La structure séquentielle mise au point pour réaliser cette caractérisation est détaillée figure IV.12. Elle se compose d’une bascule D, d’une chaîne de 8 inverseurs ainsi que d’une porte Nand pour activer le
système. Le couplage parasite est provoqué après le quatrième inverseur. En fonctionnement
normal, la période du signal se propageant dans la chaîne d’inverseur est égale à deux fois
celle de l’horloge "Clk" de la bascule D.
Coupable
Buffer
Bruit
Victime
Activation
Couplage
D Q
Horloge
Clk
Figure IV.12 : Schéma du circuit de détection du couplage induit [MOLL97].
La première expérience consiste à mettre en œuvre le retard induit. On synchronise sur la
piste coupable une transition opposée à celle de la victime. Si le couplage est suffisamment
important, le front véhiculé par la chaîne d’inverseur est retardé et la bascule D ne détecte pas
la transition au moment voulu. Ce dysfonctionnement est représenté figure IV.13.
106
Couplage
Clk
Clk
D
D
Q
Q
Fonctionnement normal
Dysfonctionnement dû au couplage
Figure IV.13 : Chronogramme du circuit en fonctionnement normal puis lors
du couplage retard [MOLL97].
La deuxième expérience consiste cette fois-ci à caractériser l’accélération du signal dû au
couplage. Il est impératif de déterminer dans un premier temps la période d’horloge "Clk" minimale nécessaire au bon fonctionnement du système. Dans un deuxième temps, il faut se
placer en deçà de cette limite de façon à faire apparaître naturellement une erreur sur la sortie
Q de la bascule D. On génère et synchronise ensuite un front de même sens sur la piste coupable et sur la victime afin d’accélérer le signal victime. Celui-ci rectifie alors l’erreur de synchronisation entre les entrées D et Clk de la bascule. Le système fonctionne à nouveau.
Cette méthode de mesure ne s’applique qu’à la détection de délai, positif ou négatif, induit
par couplage. Elle permet de déterminer indirectement ce délai, mais ne donne aucune indication sur la forme du signal bruité.
2.6.4) Mesures temporelles "on-chip".
La méthode de mesure que nous venons de décrire permet de déterminer un retard grâce à
l'utilisation d'une bascule. Il ne s'agit pas d'un réel échantillonnage du signal. Récemment,
sont parus des articles décrivant des méthodes d'échantillonnage sur puce. Nous tâcherons
d'expliciter ici deux de ces techniques, l'une développée par K. Soumyanath [SOU99], par
INTEL Corporation, et l'autre [DEL98] développée à l'INSA de Toulouse.
2.6.4a) La méthode d'INTEL Corporation
Ce système de mesure a été implémenté dans un process CMOS 0.25µm avec pour tension
d'alimentation VDD = 1.8V. Il permet d'effectuer des mesures temporelles grâce à un échantillonnage avec une précision de l'ordre de 15ps. Au total, 120 expériences visant à caractériser les interconnexions ont été implémentées. Elles sont regroupées en huit groupes de quinze
expériences (Fig. IV.13a) où chaque motif est similaire à la figure IV.14b.
107
(a) organisation des groupes d'expériences
DLout
Cmp
Vref
Cmp
DLout
Ni driver
Di
Ni driver
AC Ground
(b) Configuration typique des expériences.
Figure IV.14 : Implémentation des expérimentations de Intel Corp. [SOU99].
Chaque groupe d'interconnexions est chargé par un "buffer" ajustable et un motif de calibrage est situé au milieu de chacun de ces groupes. Les différents motifs sont alors sélectionnés par des registres à décalage (Scan Selected Matrix), et la mesure est effectuée par échantillonnage en début et fin de ligne grâce à un comparateur (Cmp). Les valeurs ainsi récupérées
(DLout et Drout) sont exportées à l'extérieur du circuit par une charge adaptée 50Ω, puis traitées par informatique (Fig. IV.15). Le principal inconvénient de cette méthode de mesure est
la nécessitée d'un appareillage extérieur permettant d'effectuer un échantillonnage à 20GHz.
108
Figure IV.15 : Banc de test de Intel Corp. [SOU99].
La façon dont l'allure du signal est reconstruite est reportée en figure IV.16, et le schéma
de principe de la mesure en figure IV.17. La première manipulation consiste à effectuer la
mesure du motif de calibrage (Fig.IV.17b) pour construire la courbe du délai de référence en
incrémentant la valeur de la tension de référence Vref. Pour chaque valeur de Vref, on effectue par le comparateur l'échantillonnage temporel de la commutation de l'inverseur de charge.
Délai de
référence
Amplitude (V)
Vref i
t'0i+t'1i
Délai en
Début de
ligne
t0i+t1i
t0i+t1i+t4i
t02+t12
t'02+t'12
t01+t11
Vref 2
Vref 1
Délai
En fin de
ligne
t'01+t'1
t02+t12+t42
t01+t11+t41
Temps
Figure IV.16 : méthode de reconstruction du signal [SOU99]..
La mesure de la propagation se fait alors en soustrayant les valeurs temporelles du motif de
calibrage (t'dl) au motif sous test en début (tdl) et fin de ligne (tdr). Cette méthode permet d'obtenir une précision de l'ordre de 15ps (66Ghz) sur la mesure de propagation. Mais elle permet
aussi d'effectuer la mesure du bruit induit par diaphonie de la même façon, en injectant une
commutation sur les lignes adjacentes grâce au driver Ni de la figure IV.14b.
109
Figure IV.17 : Composants de la mesure de délai et du calibrage [SOU99].
2.6.4b) Notre approche : méthode d'échantillonnage.
C'est cette dernière méthode que nous avons choisi d'utiliser pour la mesure des phénomènes parasites liés aux interconnexions en circuit CMOS, et plusieurs circuits ont été réalisés
dans différentes technologies [DEL98], [DEL99], [CAI99]. L’idée d’un échantillonneur intégré appliqué à la mesure de fluctuation de tension sur les alimentations a été proposée par P.
Larson [LARS93], [LARS94], avec cependant ni description détaillée, ni optimisation de son
implémentation.
La première version du système à échantillonnage a été imaginée à l'INSA dans le but de
mettre au point les fonctions analogiques de l’échantillonneur, puis de bâtir étape par étape
une méthode à application industrielle pour, dans un premier temps, mesurer les fluctuations
de tension sur les lignes d’alimentation des circuits intégrés, et par la suite pour caractériser
l’intégrité du signal. Il s’agit de concevoir un capteur capable de mesurer un signal haute fréquence et de faible énergie, puis de l’exporter hors de la puce.
Le principe de fonctionnement du système de mesure est reporté en figure IV.18 où sont
présentés les principaux éléments : la cellule de délai, le système d'échantillonnage et l'amplificateur suiveur.
110
Contrôle
du délai
Cellule de
délai
Cellule à échantillonnage
Amplificateur
suiveur
+
-
Synchro
Création du
signal parasite
Donnée
échantillonnée
Figure IV.18 : Principe de fonctionnement du capteur à échantillonnage [DEL98].
Figure IV.19 : "Layout" du capteur de mesure en technologie 0.35 µm.
La figure IV.19 détaille l'implantation du capteur dans une technologie 0.35µm. La façon
dont le signal est échantillonné et reconstitué est reportée figure IV.20. A chaque front montant du signal "Synchro", le même phénomène (signal à mesurer) est généré. A chaque itération, on décale la commande d’échantillonnage d'un temps ∆ti, par le biais de la cellule de
délai contrôlée par deux tensions analogiques. La cellule de délai utilisée est similaire à celle
publiée par O. Henrik [HEN98], et comporte deux transistors PMOS et NMOS contrôlés par
les tensions "Vanalog" et Vplage respectivement.
Plusieurs points de l’onde à mesurer sont ainsi prélevés en bloquant une porte de transmission. La valeur analogique est conservée quelques temps à l'entrée de l'amplificateur afin
d'être échantillonnée. Pour reconstituer le signal on utilisera, d’une part la loi donnant le retard en fonction des contrôles analogiques et d’autre part le potentiel mesuré pour chaque valeur de "Vanalog". On pourra ainsi tracer la tension en fonction du temps en tenant compte du
retard entre chaque valeur de potentiel.
111
∆t2
∆t1
∆t3
∆t4
V
Synchro
Front C
Phénomène
Echantillonnage
Temps
V
Fluctuation
reconstruite
Temps
Figure IV.20 : Chronogramme représentant le fonctionnement du système de mesure
[DEL98].
Nous ne détaillerons pas ici chacune des parties de ce système de mesure, car il a fait l'objet de la thèse de S. Delmas Ben-dhia [DEL98]. Nous soulignons dans le tableau IV.1 l'évolution des performances du système de mesure consécutive à l'augmentation des performances
des technologies, et l'amélioration de la conception des cellules de base du capteur.
0.7 µm
0.35 µm
0.18 µm
Bande passante
4 GHz
10 GHz
20 GHz
Durée d'observabilité
30 ns
30ns
200ns
Résolution temporelle min.
2-10 ps
2-10 ps
2-10 ps
Tableau IV.1 : Evolution des performances du capteur avec les technologies
La Figure IV.21 illustre les progrès faits sur la cellule de délai entre deux puces DEEP
(0.35µm) et BLUE (0.18µm). La cellule composée de deux transistors, un NMOS et un
PMOS permet, par le biais d'une tension analogique "Vplage", le contrôle des plages d'observation pour une meilleure précision des résultats. Par exemple, sur la puce DEEP, une valeur
de "Vplage" de 0.7V permet d'observer un signal d'une durée de 35ns. En fixant "Vplage" à
1V, la durée du signal observé ne dépassera pas 5ns, mais les résultats seront plus précis. Sur
la puce BLUE, on peut remarquer que les lois d'évolution du délai en fonction de "Vplage" et
"Vanalog" sont parfaitement linéaires. Ceci a été obtenu en optimisant le rapport W/L des
transistors PMOS et NMOS de la cellule de délai, mais aussi en réglant la tension de seuil de
l'inverseur suivant la cellule (INV2).
112
40
35
Vplage = 0.7 V
30
Vc = 1.5V
Vanalog
VC
V1
Délai
Inv1
Inv2
Délai (ns)
DEEP
25
20
15
Vplage = 0.8 V
10
Inv Out
Vplage = 1.0 V
5
Vplage = 1.2 V
0
D é lai (ns)
0
0,5
1
25
1,5
2
1,5
2
2,5
Vanalog (V)
Vplage
Vplage=1,0
20
Delay cell
BLUE
Vc = 0.7V
Vplage=1,2
Vplage=1,4
Vplage=1,6
15
Vplage=2,0
10
5
0
0
0,5
1
2,5
Vanalog (V)
Figure IV.21 : Evolution de la cellule de délai sur les puces DEEP (0.35µm) et BLUE
(0.18µm).
L'avantage de cette méthode est qu'elle est facilement transportable d'une technologie à
l'autre, et surtout qu'elle permet de mesurer différents types de signaux analogiques avec une
précision de l'ordre de 10mV, avec une bonne linéarité temporelle. L'échantillonnage sur puce
est donc tout à fait adapté pour la mesure des phénomènes parasites liés aux interconnexions,
pour sa précision d'une part, mais surtout pour la faible capacité de charge qu'il introduit.
Cette capacité parasite est estimée à 10fF en 0.18µm. La bande passante élevée du système
(20GHz en 0.18µm) permet de mesurer des signaux très rapides : propagation, couplage, délai.
Nous avons conduit une expérience visant à comparer cette méthode avec la méthode
d'extraction de paramètre [S]. Une puce spécifique en 0.18µm (HCMOS8) a été fabriquée en
collaboration avec ST-Microelectronics. Celle-ci contient les mêmes motifs d'interconnexions
connectés au capteur à échantillonnage, et connectés à des plots de mesure hyperfréquence.
Les mesures des paramètres [S] sont effectuées par le NIST (National Institut of Standard and
Technics de Boulder - Colorado - USA) [WILL99] et doivent aboutir à des comparaisons de
ces deux techniques.
2.7) Comparaison, performance et choix de la méthode.
Après avoir fait un bref inventaire des différentes méthodes de mesure permettant l'extraction des paramètres de ligne et l'observation des parasites de l'intégrité de signal, nous allons
essayer de les classer les unes par rapport aux autres en spécifiant leurs points forts ainsi que
leur domaine d'application. Le tableau IV.2 résume les avantages et inconvénients des principales méthodes de mesures existantes, ainsi que leurs possibilités d’adaptation à différents
113
phénomènes parasites altérant l’intégrité du signal. Ce tableau nous servira de base dans le
choix de la méthode de mesure.
Mesure
sous pointes
Mesure Hyperfréquence
Mesure Capacités
IDS
<1 GHz
70 GHz
100aF
1 GHz
100mV /
200ps
Elevé
Très élevé
Faible
Très élevé
élevé
Faible
Mise en œuvre
Longue
Complexe
Simple
Complexe
Complexe
Simple
Lieu d’action
Externe
Externe
Interne
Locale
Interne
Interne
Temporelle
Paramètres
Impédance
Valeur de C
Temporelle
Temporelle
Temporelle
Fluctuations
Non
Non
Non
Oui
Non
Oui
Couplage
Oui
Oui
Oui
Non
Oui
Oui
Propagation
Oui
Oui
Oui
Oui
Oui
Oui
Délai induit par
couplage
Oui
Non
Oui
Non
Non
Oui
Méthode
Bande passante /
Précision
Coût
Type d’information
Type
d'analyse
INTEL
Corp.
INSA
10GHz
25GHz
20mV / <15ps 10mV / <10ps
Tableau IV.2 : Comparaison des performances des différentes méthodes de mesures.
Afin d’être la plus polyvalente possible, la méthode de mesure idéale doit avoir une bande
passante élevée, pouvoir mesurer plusieurs types de signaux, même de très faible énergie, si
possible donner des résultats temporels et fréquentiels, mais surtout, elle doit être capable de
faire face aux avancées technologiques. Un faible coût et une relative simplicité de mise en
œuvre en feraient un outil idéal. Le tableaux IV.3 présente les exigences que l'on pourrait
avoir sur la précision en fonction des évolutions depuis la technologie 0.25µm à la 0.07µm.
Technologie
0.25µm
0.18µm
0.12µm
0.07µm
1.5V
1V
Alimentation
2.5 V
2.0 V
Délai par
porte
50ps
30ps
20ps
10ps
Résolution
temporelle
Résolution en
amplitude
10ps
6ps
4ps
2ps
50mV
40mV
30mV
20mV
Tableau IV.3 : Evolution des technologies et précisions de mesure attendues.
114
En 0.7 µm, l’échantillonnage d’une commutation requiert un pas inférieur à 200 ps. En
0.35 µm, la commutation typique ayant une durée de 0.5ns, il faut au minimum un pas
d’échantillonnage de 100 ps. Ce raisonnement nous amène pour la technologie 0.07µm à un
pas d'échantillonnage de 2ps. Les bancs de mesures externes ne permettent pas d'atteindre de
telles fréquences d'échantillonnage, les systèmes totalement intégrés sur silicium sont une
bonne alternative. Tout en restant transposables d'une technologie à l'autre, ils permettent de
profiter des avancées technologiques en donnant une mesure non parasitée des phénomènes.
Ce système doit posséder une bande passante relativement élevée ( 10 GHz en 0.35 µm et 20
GHz en 0.25 µm) ainsi qu’une capacité de charge négligeable.
D'après les données du tableau IV.3, il faut dès à présent être capable de mesurer des signaux d'une fréquence de 20GHz, et prévoir d'ici peu de temps une évolution vers les
100GHz. Monter à de telles fréquences n'est pas envisageable avec des systèmes de mesure
standards, sauf peut être les systèmes dédiés aux études en hyperfréquence. Les solutions
"On-chip" de systèmes de mesure totalement intégrés sur silicium permet de bénéficier des
performances des transistors, et ainsi d'assurer les performance escomptées. C'est pour cette
raison que nous avons opté pour un échantillonnage "On-chip" du signal pour effectuer la caractérisation des interconnexions. Dans le paragraphe suivant nous expliciterons comment
nous avons implémenté le capteur dans plusieurs technologies allant de la 0.7µm à la 0.18µm,
et quel est le mode opératoire.
III. Méthode d'échantillonnage "on-chip".
3.1) Calibrage du système
La méthode choisie correspond à celle décrite dans le paragraphe 2.5.3b. Comme tout système de mesure, celui-ci doit aussi être calibré pour valider les mesures en temporel et en amplitude, et ceci pour toutes les technologies dans lesquelles on l'implémente. Chacune des
trois parties représentées dans le schéma de la figure IV.18 à savoir, la cellule de délai,
l'échantillonnage et l'amplificateur suiveur doit être caractérisée. Pour ce faire il faut placer
sur la puce, des motifs spécifiques.
3.1.1) Calibrage de l'amplificateur suiveur.
La première mesure à effectuer, avant toute chose, consiste à vérifier le bon fonctionnement de l’amplificateur suiveur. Pour cela, il faut prévoir un capteur seul dont la sonde est
tournée vers l'extérieur. On fait alors varier la tension d'entrée connectée à la sonde de 0 à
VDD+1V et, à chaque étape, on mesure la sortie de l’AOP (Fig.IV.22). De façon à avoir une
plage de fonctionnement de l'amplificateur suiveur parfaitement linéaire sur toute la plage
0V/VDD, la tension d'alimentation de celui-ci est volontairement surélevée. La synchronisation
restera toujours à 0 Volt de façon à laisser la porte de transmission passante, afin d’étudier
115
uniquement la transmission à travers l’AOP. Les tensions de contrôle de la cellule de délai
"Vanalog" et "Vplage" n’auront donc plus d’influence.
Alimentation de l’AOP :
VDD+1V
Synchro : 0V
VDD+1V
Tension (V)
VIN = 0V
Mesure
VIN = VIN + ∆VIN
NON
VIN > VDD+1
OUI
Tension d’entrée
STOP
(a) Protocole de mesure
VDD+1V
(b) Caractéristique de l’amplificateur monté en suiveur.
Figure IV.22 : Caractéristique de l’AOP monté en suiveur.
3.1.2) Calibrage de l'offset du système échantillonneur bloqueur.
La deuxième mesure à effectuer consiste à caractériser l’offset général du capteur afin de
rectifier la légère variation d’amplitude présente sur toutes les mesures. Comme précédemment, on fait varier la tension d'entrée connectée à la sonde de 0 à VDD et on mesure la sortie
de l’AOP. En envoyant le top de "Synchro" à chaque étape, on caractérise l’offset général du
capteur dû à la perturbation du front montant de la commande d’échantillonnage sur l’entrée
V+ de l’AOP par couplage capacitif (CGD et CGS) et à l’offset généré par l’AOP lui-même. La
tension "Vanalog" est fixée à 0V et ne joue aucun rôle dans cette étude. La figure IV.23, explique le type de loi que l’on attend entre la tension à mesurer et la tension réellement mesurée pour différentes valeurs entre 0 et VDD Volts. L’offset généralement mesuré est nul au voisinage de VDD/2 mais de l’ordre de -250 mV en A et +250 mV en B.
Le mécanisme principal de ces non-linéarités est l'injection de charges dans les commutateurs de l'échantillonneur.
116
Alimentation de l’AOP :
VDD + 1V
Tension
VIN = 0V
VDD +1V
Top Synchro
B
Mesure
VIN = VIN + 0.1V
NON
A
V IN > VDD+1V
OUI
Tension
STOP
(a) Protocole de mesure
VDD +1V
(b) Caractérisation de l’offset général du système de mesure.
Figure IV.23 : Type de loi de caractérisation de l’offset général du capteur [DEL98].
3.1.3) Calibrage de la cellule de délai.
La troisième mesure à effectuer, consiste à caractériser le délai introduit en fonction des
tensions "Vanalog" et "Vplage" afin de retrouver la loi temporelle précise du capteur. Pour
cela, un circuit spécifique simple permettant de fournir cette loi doit être introduit dans le
layout. Ce circuit, détaillé figure IV.24, est un oscillateur en anneau, constitué d’un nombre
pair d’inverseurs et d’une porte NAND afin d’activer le motif. En agissant sur "Vanalog" et
"Vplage", on ralentit le signal entre A et B comme détaillé en figure IV.25.
Vanalog
A
On
B
Vplage
Out
F/64
Figure IV.24 : Principe du circuit de calibrage du délai en fonction de "Vanalog" et
"Vplage".
117
Tension (V)
VDD
↓
Vanalog
⇒
↑ le délai de commutation
Vanalog
+ VTP
Vplage
VDD
Retard
Cellule de délai
1
0
2
3
Temps (ns)
Figure IV.25 : Principe de fonctionnement de la cellule de délai et retard introduit en sortie
de l'inverseur suiveur [DEL99]
T
T = 2 tinv + tdelR + tdelF
tinv : délai dû à la commutation des inverseurs.
tdel : délai introduit par la cellule mise en place.
A
(tdelR : front montant, tdelF : front descendant.
B
tdelR tinv tdelF tinv
Figure IV.26 : Chronogramme présentant le fonctionnement du système de calibrage temporel [DEL98].
Le chronogramme de la figure IV.26 permet de comprendre comment est calculé le délai
en fonction des tensions analogiques de contrôle à partir des mesures réalisées avec le circuit
de calibrage (Fig.IV.24) . Pour chaque "Vanalog" et "Vplage", la période d’oscillation T varie
à cause du délai tdelF introduit par la cellule de délai. Par contre, le retard dû à la commutation
des inverseurs reste toujours égal à lui-même ainsi que le délai tdelR d’un front montant. On
peut alors calibrer simplement notre cellule de délai : il suffit de retrancher le délai par défaut
(pour "Vanalog"=0V) à tous les autres délais. On élimine ainsi la partie du retard due aux inverseurs et à tdelR.
3.2) Mise en place.
La mise en place du système de mesure reste relativement simple. Il nécessite un ordinateur PC muni d'une carte d'acquisition numérique/analogique, ainsi qu'une plaquette de test
permettant de faire la liaison entre le PC et le circuit où sont implementés les motifs de mesure. Il faut cependant prendre des précautions visant à immuniser les signaux analogiques
("Vanalog", "Vplage" et la sortie du capteur "Vout") au bruit. C'est pourquoi la puce est directement soudée sur un circuit imprimé hautes performances 4 couches, dont 2 dédiées aux
118
alimentaions. De la même façon, les fils de connexion analogique entre le PC et la manipulation doivent être blindés. La figure IV.27 donne un aperçu des différents éléments nécessaires.
Circuit imprimé de test
Circuit imprimé 4 couches
Régulateurs de tensions
Connecteur bus logique
Câbles blindés
Carte d ’acquisition
Contrôle logiciel des entrées / sorties de la carte
2 sorties analogiques
8 sorties logiques (bus)
4 mesures de tensions
Résolution: 1 mV
Bruit en sortie : ± 5 mV
Figure IV.27 : Ensemble des éléments nécessaires à la mesure
3.3) Mode opératoire.
Le mode opératoire permettant d'accéder aux mesures peut être décomposé en deux parties
principales. La première consiste à piloter la carte d'acquisition pour effectuer l'échantillonnage, la deuxième relève du traitement des données pour l'obtention des résultats finaux. La
figure IV.27 donne le protocole de contrôle du capteur et de la récupération des données.
La première étape consiste à alimenter la puce, et notamment l'amplificateur opérationnel.
Puis il faut positionner les signaux de contrôle, qui précisent quel type de mesure va être effectué. Commence alors la procédure d'acquisition des données, en positionnant "Vplage" à la
valeur voulue (cette valeur dépendant de la plage d'observabilité voulue), et "Vanalog" à 0V.
On récupère sur la sortie de l'amplificateur la tension mesurée, on incrémente "Vanalog" et on
recommence jusqu'à ce que "Vanalog" = VDD-VtP, valeur pour laquelle le système d'échantillonnage coupe. La courbe ainsi obtenue (Fig.IV.28a) représente l'allure du signal à mesurer
en fonction de "Vanalog". Pour obtenir l'allure finale, il faut effectuer la correction d'offset
introduit par le système de mesure (Fig. IV.22) et effectuer le passage en temporel par la
courbe de la figure IV.21. On obtient alors la courbe IV.28b, qui correspond à l'allure exacte
du signal à mesurer.
119
Positionner les Alimentations
AOP (Vss, Vdd Aop)
Tension mesurée
(V)
Step(V)
(a)
Positionner les controles
Ajuster Vplage, Vanalog = 0
Vana = Vana + STEP
Non
Tension de contrôle - Vanalog
(V)
Tension mesurée (V)
mesure
Step(V)
(b)
Vana>VDD –VTp
oui
Correction de l'offset
Conversion des volts en temps
Temps (ns)
Figure IV.28 : Mode opératoire de la mesure par échantillonnage intégrée sur puce.
Figure IV.29 : exemple de l'interface logicielle utilisée pour la mesure.
120
IV. Conclusion.
Dans ce chapitre, nous avons passé en revue les différentes techniques de mesure des phénomènes parasites qui perturbent l’intégrité du signal dans les circuits intégrés submicroniques. Les résistances, capacités et inductances propres des interconnexions, ainsi que les capacités de couplage diaphonique, sont à l’origine de ces perturbations. Si la piste bruité est
connectée à un plot de sortie de la puce, cela rajoute une capacité de plot et une inductance de
boîtier qui dominent celles de l’interconnexion elle même. De même un système de mesure à
forte capacité d’entrée inhibe le signal parasite.
Les phénomènes parasites que nous chercherons à observer, couplages diaphoniques,
fluctuations d’alimentation et retards de commutation, sont des signaux très rapides et de faible énergie qui requièrent un système de mesure à grande bande passante et à très faible capacité parasite. Deux types de méthodes permettent d'effectuer des mesures correctes sans détériorer le signal à observer. Parmi celles-ci on trouve les méthodes dédiées aux mesures hyperfréquences et les méthodes de mesure totalement intégrées sur silicium, qui possèdent une
bande passant suffisante pour notre domaine d'application. Nous pouvons estimer que ces
deux techniques sont complémentaires, les unes donnant l'impédance caractéristique des lignes, les autres pouvant donner l'allure des phénomènes parasites. Elles permettent ainsi de
valider entièrement les simulations des interconnexions, depuis les données géométriques jusqu'à l'allure temporelle du signal.
Cependant avec les rapides évolutions technologiques, il faut désormais compter sur des
bandes passantes de l'ordre de 20GHz qui correspondent aux limites permises par les bancs de
mesures hyperfréquences. Ceci tend à dire que les techniques de mesures devront évoluer vers
des systèmes totalement intégrés. Notre choix de mesure pour la caractérisation des interconnexions s'est donc porté naturellement vers un système "on-chip" d'échantillonnage sur la
puce présentant les avantages d'être aisément transposable d'une technologie à l'autre et facilement utilisable.
121
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test sans contact, CNES, 1997.
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"High-Speed Microelectronics Metrology Project", page Web :
http://www.boulder.nist.gov/div813/rfelec/micro/.
123
Chapitre V : Mesures et modélisation.
124
I. Introduction.
Sur la base de la mesure par échantillonnage, plusieurs puces ont été dessinées et réalisées
pour caractériser les interconnexions depuis la technologie 0.7µm jusqu'à la technologie
0.18µm. Le but du développement de ces circuits a été de valider par des mesures précises les
modèles utilisés, mais aussi de mettre en place des règles de dessin orientées intégrité de signal.
En parallèle les circuits ont été l'occasion d'expérimenter des configurations et méthodes
nouvelles dans le cadre de deux projets de recherche coopérative:
- Le GDR "GAPS – Interconnexions".
Le groupement de recherches GAPS axe interconnexions regroupe plusieurs laboratoires
universitaires français dont le LIRMM, l'IEMN, l'IXL, le LEMO, l'IRCOM et l'INSA Toulouse. La puce "ALFA", en technologie CMOS 0.7µm (ES207) intègre des motifs discutés
dans le cadre de groupes de recherches. Les résultats obtenus concernent des mesures de délai
de propagation, des comparaisons de diaphonie sur différents niveaux métalliques et la mesure du retard induit par couplage.
- Le projet européen "MEDEA - A408".
Le projet "MEDEA - A408", "Micro-Electronics Development for European Applications,
A408: Microelectronic system design with physical constraints" est un projet européen en
collaboration avec MATRA S&I, ST-Microelectronics et INFINEON (ex-SIEMENS HL). Ce
projet est le projet phare de la plupart des études menées sur l'intégrité de signal à l'INSA. Il a
pour but le développement d'outils spécifiques pour les études électromagnétiques, aussi bien
au niveau circuits intégrés qu'au niveau systèmes embarqués. Le logiciel "C_Param" présenté
au chapitre II a été développé dans ce contexte pour l'extraction des paramètres de lignes en
circuits intégrés et a été présenté à la revue MEDEA à Munich [FER99]. D'autres outils ont
été développés par MATRA pour l'étude du rayonnement des circuits. Un exemple est donné
en figure V.1, où l'on simule le rayonnement d'une piste métallique d'un circuit intégré dans
une cellule TEM. Cette simulation prend en compte tous les éléments du boîtier du circuit
dans lequel est placée la puce.
Le deuxième axe du projet est la caractérisation des interconnexions en technologies submicroniques. C'est dans ce cadre et pour répondre à l'attente des fondeurs tel que STMicroelectronics et INFINEON que trois puces ont été réalisées intégrant le motif d'échantillonnage sur puce ainsi qu'un motif de contrôle de ligne pour une caractérisation complète de
la technologie. Deux d'entre elles utilisent les technologies de ST-Microelectronics: "DEEP"
en technologie CMOS 0.35µm et "BLUE" en technologie CMOS 0.18µm. Les résultats de ces
deux puces sont présentés dans ce chapitre. Une dernière puce, "TIME", a été réalisée avec
INFINEON et fondue en technologie CMOS 0.25µm [STE98]. Les résultats de mesure n'étant
pas encore disponibles, ils ne sont pas présentés dans ce manuscrit.
125
Figure V.1 : Modélisation du rayonnement de la puce BLUE (0.18µm) effectuée avec l'outil "MicroCAP2000" de MATRA S & I.
La bonne corrélation entre mesures et simulations repose sur la modélisation fiable aussi
bien des transistors MOS que des interconnexions. Les paramètres R, L et C des lignes nous
sont donnés par un logiciel résolvant les équations de Maxwel que nous avons développé,
"C_Param". Pour les paramètres des transistors, des motifs spécifiques de mesure sous pointes
permettent d'extraire les courbes statiques Id(Vg) et Id (Vd) et de remonter ainsi aux paramètres SPICE de niveau 9 (MM9) [VELG95] ou BSIM3 [HUAN94]. Le motif représenté en figure V.2 comportant plusieurs tailles de transistor NMOS est dupliqué avec des transistors
PMOS. L'implémentation de six transistors est suffisante pour pouvoir extraire avec précision
tous les paramètres des transistors.
width (µm)
(Log)
technological limit for
the MOS length
100.0
A
C
E
10.0
B
D
1.0
F
length (µm)
0.0
2.5
5.0
7.5
10
(a)
(b)
Figure V.2 : Motif d'extraction des paramètres de transistor.
126
Outre les motifs dédiés au calibrage du système de mesure, chaque puce intègre aussi des
dispositifs de test permettant d'extraire les paramètres principaux des interconnexions, à savoir R et C. L'extraction de la résistance, R, se fait par l'intermédiaire de longues lignes de
sections minimales connectées à des plots de test sous pointes. En faisant varier le rapport
tension, courant U/I aux bornes de la ligne, on obtient la valeur de R qui peut ainsi être corrélée aux données du fondeur. Ceci permet d'obtenir des valeurs précises correspondant à la
puce en s'affranchissant des variations du process.
Toujours pour les mêmes raisons un dispositif permet d'extraire de façon simple les valeurs
de la capacité vers le substrat. On effectue pour cela l’évaluation de la différence fréquentielle
entre deux oscillateurs connectés sur des longueurs d'interconnexions différentes comme présenté dans le paragraphe 2.5.1a du chapitre IV.
Les valeurs extraites de R et de C par unité de longueur ainsi que les modèles de transistors
nous servirons de base pour les simulations des phénomènes parasites observés sur des configurations simples d'interconnexion. Pour les modèles plus complexes nous utiliserons l'atelier
logiciel mise en place dans le chapitre II pour l'extraction des capacités de couplage et de configuration 3D plus réalistes, et l'extraction des inductances équivalentes.
II. Puce "ALFA" 0.7µm CMOS.
2.1) Descriptif:
Conçue dans le cadre du groupe de recherches GAPS, la puce ALFA a été réalisée en technologie 0.7µm de ATMEL-ES2 avec pour tensions d'alimentation 0-5V [GAPS98]. C'est une
technologie à deux niveaux de métal, dont l'aspect vertical est reporté en figure V.3.
Nitride
Métal 2
Métal 1
εr = 7.0
0.7 µm
εr = 4.0
εr = 4.0
εr = 4.0
1.2 µm
1.1 µm
5.3 µm
1.0 µm
εr = 4.0
εr = 4.0
1.0 µm
3.0 µm
1.0 µm
Substrat
Figure V.3 : Process de la technologie ES2, 0.7µm utilisée pour la puce ALFA.
Avec une taille de 9mm² et 44 plots, cette puce fait office de prototype de l'implémentation
de la méthode d'échantillonnage. Dans ce paragraphe nous présenterons les différents résultats
obtenus en essayant de les comparer avec les simulations. La figure V.4a présente la vue d'ensemble correspondant à la répartition des motifs. Les motifs notés MOST 1 , 2 et 3 correspondent à des motifs sous pointes permettant de calibrer les modèles de transistors MOS. Les
127
parties notées DELAY 1 et 2 sont dédiées à l'analyse du temps de propagation sur les interconnexions. Certains des motifs sont sous pointes, d'autres sont connectés au capteur à échantillonnage. Restent les parties notées "Crosstalk Analysis" et "Power Supply Fluctuation" pour
les analyses de la diaphonie et des fluctuations d'alimentation, toutes deux connectées au
capteur à échantillonnage. Le layout de la puce est reporté en figure V.3b.
(a)
(b)
Figure V.4 : Répartition des motifs de "ALFA" et implémentation en technologie 0.7µm.
2.2) Performances du capteur en technologie 0.7µm.
Le capteur à échantillonnage développé pour la puce ALFA a une bande passante de l'ordre
de 4GHz, une résolution temporelle de l'ordre de 20ps et une précision de 20mV. Nous reportons par contre en figure V.5 la mesure de l'évolution du délai en fonction des tensions de
contrôle "Vplage" et "Vanalog".
128
Delay (ns)
30
25
Vplage=0.5
Vplage=1.5
20
Vplage=2.0
Vplage=2.5
Vplage=3.0
15
10
5
0
0
0.5
1
1.5
2
2.5
3
3.5
Tension de contrôle (V): Vanalog
Figure V.5 : Lois d'évolution du délai en fonction de "Vanalog" et "Vplage" pour ALFA.
Pour les valeurs de "Vplage" faibles (0.5V à 2.0V), les courbes font apparaître deux zones
distinctes, l'une pour "Vanalog"<1V, où le délai n'évolue quasiment pas, l'autre pour "Vanalog">1V où le délai observé est linéairement dépendant de "Vanalog". La plage d'observabilité des phénomènes parasites est donc configurable de 0 à 30ns.
2.3) Mesure de commutation
Le système d'échantillonnage a été connecté de manière à obtenir deux points de mesure à
deux endroits différents, en début et en fin de ligne, pour évaluer la forme d'un front se propageant le long de cette interconnexion. Le multiplexeur, commandé par le nouveau signal "sélection" , permet de choisir soit "sonde1", soit "sonde2" en utilisant un seul plot de sortie
comme le montre la figure V.6.
Alim AOP
Vanalog
Vplage
Sortie
capteur
Synchro
Capteur
Sélection
INV1
Sonde 1
Sonde 2
W=1.2µm
Longueur totale : 10 mm
Sortie
Figure V. 6: Système de mesure de la propagation d’un front le long d’une interconnexion.
129
La ligne étudiée fait 10mm de long et a pour largeur 1.2µm. Les valeurs correspondantes
de capacité vers le substrat et de résistance équivalente sont respectivement Cm = 1320fF et R
= 261Ω. L'inverseur INV1 a pour dimensions 365x1.2µm pour le PMOS et 16x1.2µm pour le
NMOS. La figure V.7 présente les résultats mesurés (en gras) et simulés.
5
Volt (V)
4.5
4
RLC début
RLC fin
3.5
RC debut
RC fin
3
mesure en début de ligne
mesure en fin de ligne
2.5
2
0.18ns
1.5
1
0.5
Temps (ns)
0
0
0.5
1
1.5
2
2.5
3
3.5
4
4.5
5
Figure V.7 : Mesure de la commutation en technologie 0.7µm sur une ligne de 16mm de
long.
Quels que soient les modèles utilisés, CRC, CRLC, ou CRC , CRLC distribués, les résultats de simulation se superposent en début et fin de ligne. Ceci tend à confirmer les résultats
de simulation du chapitre III qui prévoyaient que toutes les modélisations étaient identiques
pour la technologie 0.7µm, et que par conséquent, le modèle C pur était suffisant pour une
bonne approximation du délai à 90% de VDD. En effet, la mesure vient quasiment se superposer à la simulation dans cette zone. L'avantage du modèle CRC sur le modèle C pur était de
pouvoir prendre en compte la modélisation du délai en début et fin de ligne. Là encore simulation et mesure sont similaires avec une différence de 0.2ns entre début et fin de ligne pour
une commutation totale d'environs 3ns (à 90% de VDD). Cependant, on note un écart important entre simulation et mesure à VDD/2 de l'ordre de 0.5ns. Celui-ci pourrait être attribué à
une variation des caractéristiques de la cellule de délai par rapport à celle utilisée pour le calibrage.
2.4) Mesure de couplage diaphonique.
Pour la caractérisation du bruit de couplage diaphonique, une longue ligne de métal, appelée "Victime" , est confinée entre deux autres appelées "Coupable" . Connectées entre elles,
ces lignes coupables créent une configuration semblable à celle d'un bus de connexions. Les
130
deux lignes coupables commutent en même temps de part et d'autre de la victime. La figure
victime à la tension "Vref" , à envoyer le même front de synchronisation sur les coupables
ainsi que sur le capteur, et à faire une mesure sur la ligne victime [SIC97].
Air
Coupable
Alim AOP
0.8µm 0.8µm
SIO2
Vanalog
Coupable
Victime
SI
Vplage
Sortie
capteur
Synchro
Capteur
Sélection
Sonde 1
Sortie
coupable
Sonde 2
Coupable : 6000µm
Vref
Victime: 6000 µm
N1
Coupable: 6000 µm
Vcontrol
Figure V.8 : configuration du capteur pour la mesure du couplage diaphonique.
Deux motifs identiques ont été implémentés pour étudier les effets de diaphonie sur le niveau métallique 1 et 2. La figure V.9 donne les dimensions des deux cas étudiés, la figure
V.10 présente une microphotographie du motif de mesure sur métal 1.
Lignes agresseurs
1.2µm
6000µm
1.2µm
1.2µm
1.0µm
1.1µm
3µm
1.2µm
lLigne victime
Substrate
Metal2
Metal1
Figure V.9 : Détails des lignes couplées pour les configurations métal 1 et métal 2.
131
cellule de
délai
Amplificateur
suiveur
Buffer
lignes Couplées
Probe
Figure V.10 : Microphotographie et détail du motif de mesure de diaphonie.
Dans la figure V.11, les mesures de diaphonie entre les lignes métal 1 et métal 2 sont reportées. La commutation parasite est un front montant pour la configuration métal 1, et un
front descendant pour la configuration métal2. La valeur de précharge de la ligne victime varie de 0.8V à 2.8V en métal 1 et de 2V à 4V en métal 2.
Pour le métal 1, l'amplitude maximale du bruit de couplage observé est de 600mV avec
une durée de 6.75ns dans le cas où la tension de précharge est égale à 2.8V. Pour le métal 2,
celle-ci atteint 900mV pour une valeur de précharge de 4V. Le tableau V.1 détaille les résultats trouvés pour différentes configurations. En ce qui concerne le métal 1, son amplitude et sa
durée de diaphonie restent similaires quelle que soit la valeur de précharge de la ligne victime.
Dans le cas du niveau métallique 2, la durée reste constante alors que l'amplitude varie. La variation d'amplitude peut s'expliquer par la non-linéarité de la résistance du transistor de passage N1 (Fig.V.8). Pour les hautes valeurs de "Vref", sa résistance équivalente est plus élevée
et donc par conséquent les variations sont plus importantes.
CONFIGURATION
Métal 1
Métal 2
TENSION DE
PRECHARGE (V)
0.8
1.8
2.8
2.0
3.0
4.0
AMPLITUDE DE LA
DIAPHONIE (V)
0.38
0.41
0.6
0.75
0.76
0.89
DUREE (ns)
4.75
5.75
6.75
6.4
6.5
6.5
Tableau V.1 : Amplitude et durée du bruit de diaphonie pour les configurations métal 1 et
métal 2.
Tension (V)
Mesure de
diaphonie enMetal1
métal1
Crosstalk
measurement
3.5
Voltage (V)
Vref=2,8V
3
2.5
Vref=1,8V
2
1.5
0
Tension (V)
4.2
5
10
Temps
(ns)20
Time
(ns)
15
Crosstalk
Metal
2
Mesure measurement
de diaphonie en
métal1
Voltage (V)
Vref=4,0V
3.7
3.2
Vref=3,0V
2.7
2.2
0
5
10
15
20
Temps
Time
(ns)(ns)
Figure V.11 : Mesure du bruit de couplage diaphonique en métal 1 et métal 2.
La figure V.12 présente les comparaisons entre simulation et mesure dans le cas du métal
1. Le modèle utilisé est un modèle de type ΠRC distribué deux fois, afin de modéliser fidèlement les deux portions d'interconnexions de 3 mm de part et d'autre de la probe. On note une
bonne corrélation entre simulation et mesure si ce n'est une faible oscillation du phénomène
mesuré. Celle-ci peut être attribuée au modèle du boîtier. En effet, lorsque le transistor N1 est
passant, la ligne victime se retrouve connectée au boîtier par l'intermédiaire d'une résistance
équivalente.
Tension (V)
3.4
F a r e n d o f line
M ilieu de la ligne (probe)
Probe
3.2
Near end
3 mm
M esure
3 mm
3.0
Temps
2.8
0
4
8
12
16
20
Figure V.12 : Comparaison entre simulation et mesure.
133
2.5) Mesure du délai de commutation induit par couplage diaphonique.
Le système à échantillonnage permet de réaliser la caractérisation du délai lié à la commutation simultanée d'une victime et d'un coupable. Nous implémentons deux cellules de délai,
contrôlées de l’extérieur de la puce, afin de synchroniser deux commutations de sens opposé
sur deux pistes couplées. La figure V.13a explicite comment un front montant sur la ligne
coupable ralentit un front descendant sur la ligne victime ou accélère un front montant sur
cette même interconnexion. La figure V.13b illustre le système de mesure réalisé concernant
le délai induit par couplage. Pour cette expérience nous nous sommes placés dans un cas très
défavorable (fig. V.13) à savoir :
• Pistes couplées très longues : 6 mm
• Distance entre les pistes minimales : 1.2 µm
• "Buffer" lent en début de victime (NMOS : 5.6x0.8 µm, PMOS : 8x0.8 µm).
• "Buffer" rapide en début de coupable (NMOS : 17.2x0.8 µm, PMOS : 40x0.8 µm).
5V
Vanalog 1
Tension (V)
5V
Commutation
Retardée
Cas n°1
+
Synchro
Front descendant
sur la victime
0V
Cellule de
délai
Vplage 1
Front montant
perturbateur
0V
Donnée
échantillonnée
-
5V
Commutation
Accélérée
0V
Temps
Délai induit
Cas n°2
Front montant sur
la victime
Cellule de
délai
Victime
Coupable
Vplage 2
Vanalog 2
(a) : Effet de retard ou d’accélération induit par
couplage
(b) : Motif permettant la mesure du délai induit par
couplage sur une piste métallique en 0.7 µm
Figure V. 13: Configuration de mesure de l'effet du couplage diaphonique au moment
d'une commutation.
Air
Coupable
Victime
Coupable
6µm
3µm
SIO 2
1.2µm 1.2µm
SI
Coupable : 6000µm
Victime: 6000 µm
Coupable: 6000 µm
Figure V.14 : Géométrie des pistes coupables et victime en technologie 0.7 µm.
134
Nous avons provoqué le couplage diaphonique à des moments différents de la commutation sur la ligne victime avec un contrôle précis du décalage temporel, grâce à "Vplage2" et
"Vanalog2" (Fig. V.13b). Dans les résultats expérimentaux reportés figure V.15, on remarque
un accroissement très significatif du délai de commutation (courbes 2,3,4 et 5) par rapport au
délai normal de commutation de la victime (courbe 1). Le résultat de mesure ne comporte pas
de filtrage. Le bruit de mesure non négligeable peut être réduit en effectuant une moyenne.
L'expérimentation permet de caractériser l'effet de retard, sa dépendance en fonction du décalage temporel, et donc de définir les longueurs critiques de couplages en fonction de la tolérance de variation du délai. On constate un décalage temporel d’environ 2 ns entre le moment
où l’inverseur qui suit devrait commuter et le moment où il commute vraiment.
2
3
4
Retard : 2ns
5
1
Figure V.15 : Résultat de mesure du délai sur un front de commutation sur la victime en
0.7 µm.
Basées sur un modèle CRC non distribué, plusieurs simulation ont été menées. La résistance intrinsèque de chaque ligne vaut 150Ω, la capacité de couplage 378fF et la capacité vers
le substrat des deux lignes "agresseur" vaut 350fF et la capacité substrat de la ligne victime
vaut 216fF. Les résultats de simulation sont reportés figure V.16 où la mesure est comparée
au modèle C pur, au modèle CRC au modèle RC-sub qui correspond à un modèle CRC pour
lequel nous avons pris en compte la résistance de substrat Rsub de l'ordre de 200Ω. .
135
6
Modéle RC-Rsub
5
Modèle RC
Agresseur
4
Voltage (V)
Measure
3
Modèle C
2
1
0
sans couplage
-1
0
1
2
3
4
5
6
7
8
9
10
Time (ns)
Figure V.16 : Comparaison mesure, simulation du délai induit par couplage [DELM99].
Nous pouvons constater que les modèles C et CRC donnent des résultats très similaires,
comme pour l'étude de la propagation et du couplage. D'un point de vue estimation du délai,
les résultats de simulation sont relativement bons. Cependant l'amplitude de la diaphonie est
sous-estimée. La prise en compte de la résistance équivalente du substrat (modèle RC_Rsub)
permet de retrouver une amplitude proche de la mesure même si l'allure du signal n'est plus
tout à fait correcte.
Les résultats concernant le délai induit par couplage font l’objet d’un article dans la revue
IEEE Transaction on Electromagnetic Compatibility [DELM99].
2.6) Mesure de fluctuation d'alimentation.
Deux lignes d’alimentation de tailles différentes ont été implantées en métal 1 afin
d’analyser les perturbations en fonction de la longueur ligne. La figure V.17 schématise
l’ensemble du capteur de mesure configuré pour la caractérisation des fluctuations de tension
sur une alimentation.
Vanalog
A
Synchro
Inverseurs 1, 2, 3
B
Inverseurs 4, 5, 6
Sortie
C
Cap1
Largeur = W
Longueur = L
D
Alim. Perturb.
Inverseur 7
Inverseur 8
250x0.8 µm
11x0.8 µm
Cap2
Figure V.17 : Schéma complet du capteur à échantillonnage appliqué à la mesure de fluctuation de tension d’alimentation.
136
Le front descendant au point D, provenant du signal d’entrée "Synchro", fait basculer le
gros inverseur de charge ce qui entraîne un appel de courant important vers le plot "Alim.
Perturb.", et donc une perturbation de la tension d’alimentation par effet inductif lié au boîtier.
Les inverseurs 7 et 8 servent à redresser le signal de commande afin de le rendre le plus
abrupt possible pour exacerber le phénomène. L'échantillonnage se fait sur la ligne d'alimentation "Alim Perturb". Deux longueurs (L) de ligne ont été implementées, "Ligne courte", L =
1000 µm, W = 2.8 µm, et "Ligne longue", L = 6000 µm et W = 3.2 µm. Les résultats de m esure sont donnés figure V.18; ils font l’objet de l’article [DEL97].
Tension
VDD stable
5
L. courte
Limite
d’observabilité
4.5
4
L. longue
Temps (ns)
0
5
10
15
20
Figure V.18 : Mesure de la fluctuation de tension sur deux lignes, obtenue avec le système
à échantillonnage.
La mesure notée "VDD Stable" échantillonne la tension sur le plot d’alimentation. Elle
semble indiquer que l’alimentation externe est stable au moins pendant les 10 premières nanosecondes. En effet, la fenêtre d’observabilité étant limitée à une dizaine de nanosecondes, il
est impossible de savoir si une fluctuation est présente sur le plot d’entrée un peu plus tard.
Cette mesure est supérieure à la tension d’alimentation appliquée, cela est dû à l’offset introduit par le système de mesure. D’après les mesures notées "Ligne courte" et "Ligne longue" la
perte de tension observée à t = 5ns semble provenir d’un effet résistif, bien que la limite
d’observabilité empêche de caractériser une éventuelle fluctuation inductive. Les résultats
obtenus montrent que, lorsque la ligne d’alimentation est longue et que de forts courants sont
consommés, la fluctuation de tension peut être importante. Nous avons mesuré un pic de tension correspondant à 20% de la tension d’alimentation pour l’interconnexion de 6 mm de
long.
Ces mesures ont été validées par la méthode IDS. Celle-ci nous donne un pic de tension de
800 mV d’une durée de 4 ns (FigV.19 ). Ces résultats se rapprochent de ceux donnés par le
capteur à échantillonnage développé ci-dessus. On note une oscillation basse fréquence après
le pic de perte de tension qui laisse présager une fluctuation de tension du boîtier de l’ordre
137
d’une centaine de MHz. Bien que le signal de la figure V.19 soit filtré, on remarque la présence de bruit de mesure important limitant les possibilités d’interprétation. L’IDS a un inconvénient supplémentaire : on doit trouver un compromis entre la précision en amplitude et
la précision temporelle. Ces différentes mesures ont été comparées avec la simulation, la figure V.20 présente le résultat correspondant à la ligne longue. Pour obtenir un résultat proche
de la mesure, il faut tenir compte des paramètres du boîtier, du bounding, du plot de contact et
de l'interconnexion proprement dite.
V olt
5
4
5
10
15
20
T em ps (n s)
Figure V.19 : Mesure IDS de la perturbation sur la ligne longue ( 6 mm )
Alimentation (Volt)
5,2
L=200nH
R=300Ω L=2nH
5
4,6
C=0.5pF
Mesuré
Simulé
4,2
0
Boîtier, PCB,
fils
5
C=1pF C=0.5pF
Plot
C=0.5pF
Piste circuit intégré
10
15
20
25 30
Temps (ns)
(b)
(a)
Figure V.20 : Mesure et simulation de la fluctuation d'alimentation sur ligne longue.
Les résultats obtenus figure V.20a montrent une chute de tension d’environ 600mV d’une
durée de 3 ns, suivie d’une oscillation amortie à 150 MHz. La mesure effectuée a été simulée
en utilisant le modèle présenté en figure V.20b, prenant en compte la modélisation du boîtier,
le plot du circuit intégré et les caractéristiques de la piste d'alimentation. La simulation fait
apparaître une amplitude légèrement plus grande que la mesure, mais cette erreur peut être attribuée aux imprécisions relatives aux paramètres du boîtier. Cette technique permet donc de
visualiser, avec une bonne précision, la fluctuation de l'alimentation interne de la puce, que
138
d'autres méthodes telles que la norme VDE ne permettent d'obtenir que partiellement, en fréquentiel, et une fois la fluctuation transmise au travers du boîtier.
III. Puce "DEEP" 0.35µm CMOS.
3.1) Descriptif.
La puce "DEEP" a été réalisée dans le cadre du projet MEDEA en collaboration avec STMicro-electronics en technologie 0.35µm HCMOS6. Il s'agit d'un process de fabrication à
cinq niveaux métalliques dont la vue en coupe est reportée en figure V.21. La puce DEEP intègre des motifs de calibrage technologique, des motifs d'analyse de commutation et de couplage diaphonique dans les interconnexions.
Nitride
Métal 5 Layer
Métal 4 Layer
Métal 3 Layer
Métal 2 Layer
Métal 1 Layer
εr = 7.0
0.6 µm
εr = 4.0
εr = 4.0
εr = 4.0
0.5 µm
εr = 4.0
εr = 4.0
εr = 4.0
0.72 µm
εr = 4.0
εr = 4.0
εr = 4.0
εr = 4.0
εr = 4.0
1.02 µm
8.895 µm
0.9 µm
7.00 µm
0.9 µm
0.72 µm
5.365 µm
0.9 µm
0.72 µm
3.75 µm
0.9 µm
0.6 µm
2.095 µm
1.20 µm
Substrat
Figure V.21 : Process HCMOS6utilisé pour la puce DEEP.
La puce DEEP intègre des motifs pour la mesure du délai de propagation et du couplage
diaphonique. Les études de commutation décrites ci-dessous sont basées sur les niveaux métalliques 3 et 5.
139
Nom du Motif
Description
Longueur
Largeur
Com3
Com3_24
ligne de métal 3 sur un plan de masse en métal 1
ligne de métal 3 prise dans un grillage de métal 2 et
métal 4
ligne de métal 5 sur un grillage de métal 4.
16 mm
16 mm
0.8µm
0.8µm
16 mm
0.8µm
Com5_4
En ce qui concerne l'étude de la diaphonie, nous nous sommes concentrés sur le niveau
métallique 3 qui correspond avec le niveau métallique 4 aux plus grandes longueurs de routage entre cellules. La mesure du bruit de diaphonie est effectuée sur une piste couplée par
deux agresseurs avec différents espacements décrits ci-dessous. Cette étude doit permettre de
quantifier le bruit de couplage en fonction de l'espacement entre pistes.
Nom du Motif
Description
Crst33_4
Crst33_6
Crst33_8
Crst33_10
espacement entre lignes de 0.8µm
Longueur (mm) Largeur (µm)
6.2 mm
6.2 mm
6.2 mm
6.2 mm
0.8 µm
0.8 µm
0.8 µm
0.8 µm
Le layout et le schéma bloc de la puce complète est reporté en figure V.22. Le circuit comporte 44 plots d'entrée/sortie.
Figure V.22 : Microphotographie de la puce DEEP 0.35µm (HCMOS6)
3.2)Performances du capteur en technologie 0.35µm.
Le capteur à échantillonnage développé pour la puce DEEP a une bande passante estimée
par simulation à 15GHz, une résolution temporelle de l'ordre de 10ps et une précision de
140
10mV. Nous reportons par contre en figure V.23 l'évolution du délai en fonction des tensions
de contrôle "Vplage" et "Vanalog".
40
Délai (ns)
35
Vplage = 0.7 V
30
25
20
15
Vplage = 0.8 V
10
Vplage = 1.0 V
5
Vplage = 1.2 V
0
0
0,5
1
1,5
2
2,5
Vanalog (V)
Figure V.23 : Lois d'évolution du délai en fonction de "Vanalog" et "Vplage" pour DEEP.
L' allure des lois de délai est similaire à celle obtenue pour la puce ALFA, avec toujours
une inflexion des courbes autour de la valeur "Vanalog" égale à 1V. On note également la
plage d'observabilité du système, de 0 à 35ns.
3.3) Mesure de résistance statique:
La mesure de la résistance statique est donnée pour des interconnexions en métal 3 et 5, de
longueur 18mm et de largeur 0.8µm. La ligne est connectée à des plots de test à ses deux extrémités. La mesure de I/V effectuée avec les pointes de test est donnée Figure V.24. Les motifs ont pour nom "Rstatic_m5" (à gauche) and" Rstatic_m3" (à droite). La résistance de métal
5 est estimée à 750Ω , celle de métal 3 à 1140Ω.
141
15000 µm
12allerretours
Figure V.24 : Motifs et mesures des résistances statiques en métal3 et métal5
3.4) Mesure sur des oscillateurs en anneau.
Deux oscillateurs ont été implémentés dans cette puce, selon le principe de la figure V.25.
En (a), les interconnexions entre inverseurs sont les plus courtes possibles (20µm). En (b), les
interconnexions ont 1200µm de long. Ces deux motifs sont dupliqués en métal 3 et métal 5.
Les résultats des fréquences mesurées après le diviseur par 64 sont reportées dans le tableau
V.2. On peut alors remonter à la fréquence d'oscillation propre de l'oscillateur et en déduire le
temps de propagation le long de l'interconnexion.
Osc_en1
Osc_out 1
DIV
64
(a)
Ligne 20µm
Osc_en2
(b)
6 inverseurs
Osc_out 2
6 inverseurs
Ligne 1200µm
DIV
64
Figure V.25 : Motifs d'oscillation avec ligne courte et ligne longue.
142
CELLULE
NIVEAU
FREQUENCE
MESUREE
FREQUENCE
INTERNE DE
L'OSCILLATEUR
DELAI DES
DELAI DE LA
PORTES
LIGNE
Deepdt1_m3
metal3
7.7MHz
492 MHz
0.28 ns
Deepdt2_m3
metal3
1.1MHz
71 MHz
0.28 ns
Deepdt1_m5
metal5
7.7 MHz
492 Mhz
0.28 ns
Deepdt2_m5
metal5
0.85 MHz
54 MHz
0.28 ns
1.88 ns
2.73 ns
Tableau V.2 : Mesure des oscillateurs et temps de propagation sur les interconnexions en
métal 3 et métal 5.
3.5) Mesure de commutation.
Nous proposons d'effectuer la mesure de la propagation en échantillonnant une interconnexion de 16mm, en début et en fin de ligne. Le schéma de principe de la mesure est le même
que pour la puce ALFA (Fig. V.6). L'implémentation du motif est reportée en figure V.26.
Figure V.26 : Implémentation du système de mesure de la commutation sur DEEP.
Les tailles des transistors venant faire commuter la ligne sont 24x0.4µm pour le NMOS et
40x0.4µm pour le PMOS. Les lignes ont été réalisées en métal 3 and 5 avec une longueur de
16000µm pour augmenter l'effet capacitif et résistif, et ainsi augmenter le délai de propaga143
tion. Le transistor connecté à la sortie de la ligne a une taille de 1.2x0.4 pour le NMOS et
3x0.4 pour le PMOS. Pour chaque motif, la grille ou le plan de masse est connecté au 0V.
Sur la figure V.27, nous avons reporté la mesure et la simulation de la commutation d'une
ligne seule au dessus d'un plan de masse métal 1. La résistance estimée est de 1100Ω et la capacité de 1200fF. Nous avons comparé les modèles CRC et CRLC non distribués. La mesure
apparaît en gras, et les simulations en trait fin. On constate qu'il y a très peu de différence entre le modèle CRC et CRLC, si ce n'est une légère différence de pente. En effet l'introduction
d'une inductance dans le modèle de ligne a pour effet de redresser cette pente, mais le délai
total de propagation reste similaire. Si on introduit un modèle distribué plus complexe, celuici n'apportera pas de précision supplémentaire.
Les simulations et mesures se superposent parfaitement sur les courbes de fin de ligne entre 10 et 90 % de VDD, si ce n'est le changement d'inflexion juste avant VDD. Si on observe le
signal en entrée de ligne, la simulation et la mesure ne présentent pas les même pentes, ce qui
pourrait être attribué à un défaut de modélisation des transistors en régime dynamique.
3.5
Tension (V)
3
Ligne de
16mm
2.5
Mesure en début de ligne
Mesure en fin de ligne
2
CRC début
CRC fin
Metal 3
RLC début
1.5
RLC fin
Cf
Cg
Cf
1
Metal 1
0.5
Temps (ns)
0
0
1
2
3
4
5
6
Figure V.27 : Mesure de commutation en métal 3 sur un plan de masse métal 1 (0.35µm).
Nous reportons en figure V.28 c et d les mesures de propagation pour le métal 3 pris dans
un grillage, et le métal 5 au dessus d'une zone grillagée (a et b).
On note que lorsque la piste en métal 3 est confinée dans un grillage de métal 2 et 4, le délai de propagation est nettement plus important qu'au dessus d'un plan de masse en métal 1.
Au lieu de monter à VDD en 2 ns, on monte en 4ns. La multiplication par deux du temps de
propagation s'explique par les multiples possibilités de couplage. Ceci est dont en corrélation
avec la plupart des articles qui tendent à préconiser une analyse à trois dimensions des interconnexions. Le grillage que nous avons choisi est relativement lâche (10µm entre pistes),
mais il correspond à la moyenne de croisement des pistes pour cette technologie. Il faut cependant considérer que le pas de routage des circuits peut être plus important.
144
Spacing = 10 µm
Spacing = 10 µm
Cf
Metal 5
Cf
Metal 4
Cc
Metal 4
Cf
Metal 3
Cc
Metal 2
Cgs
Cgs
Substrate
Substrate
(a)
(b)
3,5
3.5
Tension (V)
Tension (V)
3
3
2,5
2.5
2
2
Début de ligne
1,5
1.5
Début de ligne
Fin de ligne
1
1
0,5
0.5
Temps (ns)
Temps (ns)
0
0
0
0,5
1
1,5
2
2,5
3
3,5
Fin de ligne
4
(c)
0
0.5
1
1.5
2
2.5
3
3.5
4
(d)
Figure V.28 : mesure de la propagation du métal 3 et 5 avec grillage (0.35µm)
On s'aperçoit que l'analyse du délai de propagation est devenue très complexe avec les
évolutions technologiques. Il est impératif, pour obtenir une bonne estimation du délai, de
prendre en compte chaque interconnexion séparément et d'effectuer un traitement 3D de l'extraction des paramètres parasites.
3.6) Mesure de couplage diaphonique
Quatre motifs permettent d'étudier le couplage diaphonique sur la puce DEEP. Un seul niveau métallique est utilisé, et on s'intéresse aux lois d'évolution du bruit de couplage en fonction de l'espacement entre pistes. Le motif générique utilisé est le même que pour la puce
ALFA. La longueur de la ligne victime est de L = 6200µm pour une largeur W = 0.8µm. La
résistance intrinsèque est de l'ordre de 345Ω,. L'inverseur contrôlant les deux lignes perturbatrices a une taille de 24*0.4µm pour le NMOS et 40*0.4µm pour le PMOS. Le tableau V.3
donne les valeurs de capacités obtenues pour les quatre types d'espacement (S).
145
0.8µm
CC (fF)
Cvictime (fF)
Cagresseur (fF)
S = 0.8µm
415
146
237
S = 1.2µm
313
164
268
S = 1.6µm
255
182
279
S = 2.0µm
216
198
290
0.8µm
CC
S
Cagresseur
0.8µm
CC
S
Cvictime
Tableau V.3 : valeur de capacité pour trois ligne couplées en 0.35µm.
Les quatre mesures de bruit diaphonique sont reportées dans la figure V.29. On observe
dans cette configuration une perturbation de l'ordre de 1.5V pour l'espacement minimal, qui
correspond au pas de routage utilisé en HCMOS6 pour une tension d'alimentation de 3.5V.
Contrairement à la technologie 0.7µm, où le bruit ne dépassait pas 0.5V sur 5V d'alimentation
(10%), le pic de tension observé ici (43%) est largement suffisant pour faire commuter une
porte logique et entraîner des fautes logiques. Ces résultats sont conforment aux simulations
effectuées dans le premier chapitre, basées sur les données de la S.I.A [SIA97].
Tension (V)
Spacing = 0.8µm
Spacing = 1.2µm
Spacing = 1.6µm
Spacing = 2.0µm
Temps (ns)
Figure V.29 : Mesure de la diaphonie en technologie 0.35µm.
De cette même figure, il est alors possible de déduire des lois d'évolution du couplage en
fonction de l'espacement entre pistes. L'amplitude de diaphonie et le délai du bruit de diaphonie pris à Vmax/2 sont reportés en figure V.30. Les courbes observées sont proportionnelles
aux lois d'évolution des capacités de couplages en fonction de l'espacement dont on peut extraire une loi polynomiale simple telle que :
∆V = 0.3594 S² - 1.4337 S + 2.2135
Une telle loi est facilement utilisable pour une estimation précise de l'amplitude du couplage.
146
1.4
1.3
Tension (V)
1.3
Temps (ns)
1.2
1.2
1.1
1.1
Vmax
1
1
0.9
0.9
∆t
0.8
0.8
0.7
0.7
2
2
y = 0.4531x - 1.6963x + 2.2885
y = 0.3594x - 1.4337x + 2.2135
0.6
0.6
0.4
0.8
1.2
1.6
2
2.4
0.4
Espacement : S (µm)
0.8
1.2
1.6
2
2.4
Espacement : S (µm)
(a)
(c)
(b)
Figure V.30 : Lois d'évolution mesurées de la diaphonie en 0.35µm
De façon à valider les résultats proposés, nous effectuons la simulation du cas de couplage
le plus important (S = 0.8µm). Nous utilisons un modèle CRC distribué sur deux cellules. La
figure V.31 reporte les résultats obtenus. On observe une assez bonne corrélation en amplitude entre les deux courbes. Cependant, la durée mesurée est bien plus importante que celle
simulée. Ceci peut être attribué au transistor de précharge de la ligne victime qui est rendu
passant pour cette manipulation. Toutes les composantes du boîtier et des appareils de mesures sont donc connectés à la ligne victime par une résistance équivalente au transistor NMOS
de passage. Ces paramètres parasites ne sont pas intégrés dans la simulation.
1.6
Tension (V)
1.4
Mesure
1.2
Simulation
1
0.8
0.6
0.4
0.2
Temps (ns)
0
0
1
2
3
4
Figure V.31 : Mesure et simulation de la diaphonie (0.35µm).
3.7) Glossaire de la puce DEEP
La puce DEEP a été conçue dans le but de caractériser les effets parasites liés aux interconnexions tels que les délais de propagation et le couplage diaphonique. Grâce aux mesures
réalisées par le capteur à échantillonnage, il apparaît alors qu'une modélisation simple CRC en
Π non distribuée donne des résultats tout à fait satisfaisants pour l'estimation du délai de pro147
pagation, la principale difficulté étant de pouvoir calculer les capacités parasites. En ce qui
concerne l'estimation du bruit de couplage diaphonique, un modèle CRC distribué deux fois
permet de rendre compte du phénomène au point de mesure. Par l'implémentation de plusieurs
motifs de couplage, nous avons pu extraire une loi simple d'évolution de la diaphonie en
fonction de l'espacement entre pistes tout en montrant l'importance du phénomène.
Les bons résultats de mesure obtenus ont permis, dans le cadre du projet MEDEA, de
transférer cette technique chez INFINEON qui a utilisé la méthode d'échantillonnage pour calibrer leur technologie. Une puce de test a été conçue en technologie 0.25µm, trois niveaux de
métaux.
Cependant, un certain nombre d'améliorations sont à apporter aux techniques de mesures
utilisées pour parfaire les études des phénomènes parasites. Le premier point serait de rendre
la loi de délai du capteur à échantillonnage linéaire (deux zones sur DEEP) tout en augmentant la bande passante et la plage d'observabilité.
En deuxième lieu, l'utilisation de ce système est complexe lorsque l'on souhaite obtenir un
grand nombre de lois dédiées à l'intégrité du signal. En effet la loi de bruit de diaphonie que
nous avons obtenue n'est valable que pour une longueur donnée d'interconnexion (6 mm) et
une taille de buffer fixe. Il faut un motif de test par point de mesure, ce qui tendrait à exploser
le nombre de motifs pour la calibration complète d'une technologie.
IV. Puce "BLUE" 0.18 µm CMOS.
4.1) Descriptif.
Toujours dans le cadre du projet MEDEA et suite aux résultats de la puce "DEEP", la puce
BLUE a pour but de caractériser les phénomènes parasites liés aux interconnexions en technologie 0.25µm et 0.18µm. Le capteur de mesure a donc été optimisé, et un motif générique
permettant de mesurer sur les mêmes lignes la propagation du signal, le couplage diaphonique
et le délai induit par couplage a été conçu. Grâce aux résultats de mesures nous espérons pouvoir construire des lois d'évolution du délai et du couplage en fonction de la longueur des
pistes, de l'espacement entre pistes et de la taille des buffers.
La puce "BLUE" a été lancée en fabrication en aout 1998 en technologie 0.18µm de STMicroelectronics. Le process utilisé est un procédé prototype (HCMOS8L3) de la technologie
mise en production en 1999. Les pistes métalliques sont en aluminium, mais le diélectrique
utilisé pour les niveaux métalliques est à faible permittivité, ε r = 3.3 . Ce process comprenant six niveaux de métal est détaillé dans la figure V.33. Développée en collaboration avec
les centres de Crolles et de Rousset, la puce BLUE intègre un grand nombre de motifs permettant une caractérisation complète des interconnexions. La liste complète des motifs est
donnée en annexe II. Le layout de la puce complète est reporté en figure V.32.
148
Figure V.32 : Layout de la puce BLUE, 0.18µm.
Nitride
Metal 6 Layer
Metal 5 Layer
Metal 4 Layer
Metal 3 Layer
Metal 2 Layer
Metal 1 Layer
εr = 7.0
0.54 µm
εr = 4.0
0.50 µm
εr = 4.0
εr = 4.0
εr = 4.0
εr = 4.0
0.92 µm
10.315 µm
0.975 µm
0.92 µm
1.025 µm
εr = 3.3
0.61 µm
εr = 4.0
εr = 3.3
1.025 µm
εr = 4.0
εr = 3.3
εr = 4.0
1.025 µm
εr = 4.0
εr = 4.0
8.895 µm
0.61 µm
0.61 µm
7.00 µm
5.365 µm
3.75 µm
0.875 µm
0.62 µm
2.095 µm
0.60 µm
Substrate
Figure V.33 : Process technologique de la puce BLUE 0.18µm.
149
4.2) Performance du capteur.
Le capteur à échantillonnage a été amélioré afin de rendre la cellule de délai linéaire sur
toute la plage de fonctionnement. De multiples précautions ont été prises au niveau implantation pour garder la meilleure précision de mesure possible. L'amplificateur suiveur a aussi été
amélioré, et la taille globale du système de mesure réduite. La figure V.34 reporte les lois de
variation de "Vplage" et "Vanalog" mesurées sur BLUE. Comme escompté, celles-ci sont parfaitement linéaires sur toute la plage de fonctionnement.
Le délai peut alors s'écrire sous la forme d'une équation linéaire de la forme :
Delay = K1. Vanalog. [1/(Vplage -VTN )²] + K2 ( 5.1 )
Où
K1 est le facteur technologique = 2.1V/ns.
K2 est le délai intrinsèque du capteur = 2ns.
Cette formulation est dérivée de l'équation du transistor PMOS en saturation et du courant
du transistor NMOS. Ce dernier est dessiné avec une grille large de façon à se rapprocher des
formulations du modèle de MOS niveau 1 [DEL-TH].
Delay (ns)
25
Vplage=1,0
Vplage=1,2
Vplage=1,4
Vplage=1,6
Vplage=2,0
20
15
10
5
Vanalog (V)
0
0
0,5
1
1,5
2
2,5
Figure V.34 : Lois de délai du capteur à échantillonnage sur BLUE.
4.3) Motif d'intégrité du signal.
La taille des portes venant faire commuter les interconnexions est un facteur important
dans la prise en compte du délai ou du couplage [PARK97], [DESC97]. De nombreuses études sont menées pour optimiser le dimensionnement des interconnexions et des transistors,
afin d'augmenter les performances des circuits [CON96]. Pour répondre aux spécifications
données par les fondeurs, un grand nombre de mesures, dans des configurations
d’interconnexions très différentes, doivent être réalisées. Dupliquer le capteur à échantillonnage plusieurs dizaines de fois en le réadaptant à chaque configuration représenterait un long
travail de "design" et exigerait l’utilisation d’un nombre très important de plots d’entrée/sortie
150
de la puce. C’est pour pallier à ce problème que nous avons imaginé un système unique, multi-sondes et adaptable à tout type de mesures concernant l’intégrité de signal.
Notre but est de pouvoir contrôler depuis l'extérieur cinq lignes parallèles, similaires à une
configuration de "bus logique", et d'effectuer sur ce motif toutes les mesures des phénomènes
parasites liés à ces interconnexions, à savoir la propagation, la diaphonie et le délai induit par
diaphonie.
Nous utilisons deux systèmes à échantillonnage, décrits figure V.35, comportant chacun
deux sondes, ce qui revient à disposer de quatre points de mesure sur le même motif. Nous
avons implémenté 5 pistes, 4 coupables et une victime, disposées comme l’indique la figure
V.35. Toutes les pistes sont contrôlées séparément de façon à recréer toutes les configurations
possibles: de une à cinq lignes actives, fronts montants ou descendants, décalage temporel
entre victime et coupable.
Vplage
Vanalog
Synchro
Selection
Enable
Vdd_AOP
Vss_AOP
Mesure 1 ou 2
Capteur
1 et 2
Mesure 3 ou 4
Synchro
du ca pteur
Vrise
Front agresseur
Ligne agresseur 1
Enable
Enable Agr1
Enable Agr2
Enable Agr3
Sonde 1
Systéme de
contrôledes
lignes
Ligne agresseur 2
Sonde 3
Ligne Victime
Enable Agr4
Ligne agresseur 3
Front Vi ctime
Ligne agresseur 4
Sonde 2
Sonde 4
Enable Vi ctime
Vplage 2
Vanalog 2
Figure V.35 : Principe du motif de caractérisation de l’intégrité du signal.
La configuration à 5 lignes permet de multiplier les expériences : il est par exemple possible de mesurer l’effet de l’agresseur 1 sur la victime en rajoutant un écran entre les deux
(agresseur 2).
Dans le cas du délai induit par couplage, il faut générer un front sur la victime et le synchroniser avec ceux des agresseurs. Il est donc nécessaire de contrôler parfaitement les fronts
injectés sur les diverses pistes. Nous utilisons la même cellule de délai que pour
151
l’échantillonneur afin de simplifier la mise en œuvre de tout le système. La cellule de délai de
la victime est en réalité figée au délai minimum et ce délai ne peut être changé. Elle sert donc
non pas de système de décalage temporel, mais elle permet d'introduire exactement le même
délai minimum que sur les pistes coupables afin de bien synchroniser les signaux.
En ce qui concerne l’étude de la propagation du signal, une seule piste doit être activée.
Les autres pistes sont portées à un potentiel fixe pour ne pas créer de perturbations par couplage diaphonique.
Le système de contrôle de la victime et des agresseurs doit donc pouvoir gérer chaque piste
indépendamment. La figure V.36 donne le schéma complet du système de contrôle sans le
capteur de mesure et ses 4 sondes. Les tensions d’entrée soulignées sont des tensions analogiques.
D
C
A
Raideur de fronts
Agresseur 1
Sens des fronts agresseurs
Activation de l’agresseur 1
B
Vanalog : délai agresseurs
Vplage : délai agresseurs
Synchro : capteur + pistes
Cellule
de délai
Agresseur 2
Sens du front victime
Activation de la victime
Victime
Cellule
de délai
Agresseur 3
Agresseur 4
Figure V.36 : Schéma complet du système de contrôle des pistes métalliques.
Chaque piste métallique est contrôlée par quatre signaux d’entrée qui commandent une
porte ET, une porte XOR et un "buffer". La porte ET (A) transmet le signal "Synchro" si son
entrée "Activation" est au niveau haut. La porte XOR (B) laisse passer le signal "Synchro" ou
son inverse suivant le niveau du signal "Sens du front". Le "buffer" (C) connecté en début de
piste permet de régler la raideur du front qui se propage sur cette piste grâce au signal analogique "Vrise".
Le buffer contrôlé par tension (C) qui vient faire commuter les lignes se compose de deux
transistor PMOS en série de 54*0.18µm et d'un transistor NMOS de 32.0*0.18µm. Le temps
152
de montée est contrôlé grâce à l'un des deux transistor PMOS dont on fera varier la tension de
grille suivant une loi proche du modèle de transistor niveau 9 en régime saturé :
Les deux transistors PMOS branchés en série sont équivalants à un transistor PMOS dont
la taille est 27*0.18µm. Suivant les valeurs de la tension "Vrise", les tailles des transistors
équivalents obtenus par simulation statique sont :
- "Vrise" = 0V ………………….27*0.18µm.
- "Vrise" = 1V ………………….10*0.18µm.
- "Vrise" = 1.2V ………………….5*0.18µm.
- "Vrise" = 1.3V ………………….3*0.18µm.
Les deux cellules de délai (D), identiques à celle du système à échantillonnage, permettent
de décaler dans le temps les fronts coupables, le front victime étant pré-réglé à la vitesse
maximale. En réglant les sens des fronts sur les agresseurs et la victime de façon à ce qu'ils
s'opposent, il est alors possible de mener des mesures et analyses du délai induit par couplage.
Enfin la porte ET (A) permettant de faire passer les signaux "agresseur" nous permettra de
mener des études complexes de la diaphonie en combinant les possibilités de couplage comme
présenté en figure V.37.
Agresseur 1
Agresseur 2
Victime
Possibilités de couplage
Agresseur 3
Agresseur 4
Figure V.37 : Possibilités de couplage possibles.
La figure V.38 présente le "layout" complet, en 0.18 µm, du motif de caractérisation de
l’intégrité de signal. On reconnaît le système à échantillonnage à gauche, le début et la fin des
5 pistes métalliques à droite et le système de contrôle des pistes au dessous.
Ce circuit sera dupliqué un certain nombre de fois, avec des pistes de longueurs et de niveaux métalliques différents. Le détail des motifs implémentés en 0.18 µm est donné en annexe.
153
Sondes
Capteur 4
Sondes
5 lignes
couplées
50 µm
Motif de
contrôle des
lignes
100 µm
Figure V.38 : "Layout" du capteur de mesure connecté aux cinq pistes couplées.
La liste complète des signaux de contrôle du motif générique est reportée dans le tableau
V.4. Ces signaux sont communs pour tous les dispositifs implementés sur la puce.
Signal
Enable
Synchro
Selection
Vplage
Vanalog
Vdd_AOP
Vss_AOP
Enable_Agr1
Enable_Agr2
Enable_Agr3
Enable_Agr4
Front_agr
Vrise_agr
Vrise_Vict
Front_Vict
Enable_Vict
Vplage2
Vanalog2
Out 1
Out 2
I/O
Definition
Description
In
In
In
In
In
Vdd
Vss
In
In
In
In
In
Logique
Logique
Logique
analogique
analogique
Vdd
Vss
Logique
Logique
Logique
Logique
Logique
In
In
In
analogique
analogique
Logique
In
In
In
Out
Out
Logique
analogique
analogique
analogique
analogique
Mise en fonctionnement de la cellule de test (enable = 1).
Top de synchro du départ de la mesure.
Sélectionne le début ou la fin de ligne (Sel=0 ⇒ début).
Contrôle de la cellule de délai du capteur.
Tension d’alimentation de l’ampli-Op du capteur (3 – 3.3V)
Tension d’alimentation de l’ampli-Op du capteur (-0.6V)
Activation de la ligne agresseur n°1 (enable = 1).
Choix du front actif sur les 4 lignes agresseur
(Front = 1 ⇒ Front montant)
Contrôle de la pente des signaux agresseur
Contrôle de la pente du signal Victime
Choix du front actif sur la ligne Victime
Activation de la ligne Victime (enable = 1).
Contrôle de la cellule de délai des agresseurs.
Résultat de la sonde 1 ou 2 suivant la commande Selection.
Résultat de la sonde 3 ou 4 suivant la commande Selection.
Tableau V.4 : Signaux de contrôle du motif générique dédié à l'intégrité de signal.
154
4.4) Déclinaison du motif, implémentation dans BLUE.
Le motif de mesure de l'intégrité de signal ainsi développé a été décliné selon 60 variantes
sur la puce BLUE, de façon à mettre en place des abaques. Ces abaques permettent d'établir
des règles de dessin orientées intégrité du signal. Ces règles doivent d'être directement utilisables par les concepteurs aussi bien d'un point de vue placement routage de la puce que d'un
point de vue analyse après routage (estimation "post-layout"). Mais la puce BLUE est aussi
une puce expérimentale permettant de calibrer la technologie 0.18µm avant la mise en production. Elle intègre donc aussi des études sur les pas de routage et les possibilités de dimensionnement des pistes.
Une série de déclinaisons a été choisie pour mener des études les plus complètes possibles
sans pour autant exploser le nombre de motifs. Nous avons donc choisi six structures génériques reportées dans le tableau V.5. Les codes utilisés pour les noms de motifs sont expliqués
en annexe. Les études menées concernent le niveau métallique trois.
NOM
XX_L03_S1
XX_L1_S1
XX_L3_S1
XX_L10_S1
XX_L3_S2
XX_L3_S4
DETAILS
Metal3 on
M2/M4, spacing
=1pitch
PADS
external
Métal3 on
M2/M4,
Length = 3mm
external
DESCRIPTION
Metal 3
Minimum spacing, picth =1 (1 pitch = 1µm)
4 configurations of length 0.3mm, 1mm, 3mm et
10mm
Metal 3
Length of line fixe = 3mm
4 configurations versus various spacing, picth =1, 2
et 4
Tableau V.5 : Configurations basic pour la caractérisation des interconnexions.
Avec un espacement minimal, quatre longueurs L ont été implémentées allant de 0.3mm à
10mm pour l'élaboration de lois en fonction de la longueur d'interconnexion. Deux motifs ont
été ajoutés pour décliner ces lois en fonction de l'espacement entre pistes S, 2*S et 4*S. Dans
tous les cas étudiés, nous avons choisi de confiner les pistes à mesurer dans un grillage en
métal 2 et 4 avec un pas de routage de 5µm correspondant à un croisement moyen représentatif de ces technologies (Fig.V.39)
5µm
Aggressor 1
Aggressor 2
Metal 4
0.5µm
0.9µm
Longueur L
Metal 3
Victim line
Aggressor 3
0.9µm
0.5µm
m
Metal 2
5µm
Aggressor 4
0.5µm
2.55µm
Espacement S
Substrate
Figure V.39 : Représentation 3D des motifs de lignes mesurés.
155
L'implémentation de ces six structures nous permet de mettre en place les abaques déclinés
ci dessous.
- Abaques de délai de propagation.
∆t
Buffer 1
Buffer 2
Buffer 3
0.3
1
3
10
L(mm)
Délai de propagation Vs taille du buffer (Front
montant uniquement)
"Enable_AgrX" = 0
"Enable_Vict" = 1
"Front_Vict" = 1 ð ä ; 0 ð æ.
"Vplage2" = Vanalog2 = 0
"Vrise" = Taille du Buffer
Motifs : XX_L03_S1, XX_L1_S1, XX_L3_S1, &
XX_L10_S1
Result
onde
: Probe
2 and 4. Vs espacement entre
Délai
propagation
∆t
Spacing 1
Spacing 2
Spacing 3
lignes
"Enable_AgrX" = 0
"Enable_Vict" = 1
"Front_Vict" = 1 ð ä ; 0 ð æ.
0.3
1
3
10
L(mm)
Motifs: XX_L3_S1, XX_L3_S2, XX_L3_S4,
Result on : Probe 2 and 4.
- Abaques de bruit de diaphonie :
Diaphonie Vs longueur et espacement entre
Spacing = S
les lignes ( 1 ou 2 ou 3 ou 4 agresseurs ):
∆t
Spacing = 2S
Spacing = 4S
"Enable_Agr2" = 1
"Enable_Vict" = 0
"Front_Agr2" = 1 ð ä ; 0 ð æ.
0.3
1
3
10
∆t
L(mm)
Buffer 1
Buffer 2
Buffer 3
3
XX_L10_S1, XX_L3_S2, XX_L3_S4,
Diaphonie Vs longueur et taille des buffers
( 1 ou 2 ou 3 ou 4 agresseurs ):
"Enable_Agr2" = 1
"Enable_Vict" = 0
0.3
1
3
10
L(mm)
XX_L10_S1.
156
∆t
4 Agresseurs
s3 Agresseurs
s2 Agresseurs
s1 Agresseur
s
Diaphonie Vs longueur et du nombre
d'agresseurs ( 1 ou 2 ou 3 ou 4 agresseurs ):
"Enable_AgrX" = 1 for the selected lines.
"Enable_Vict" = 0
"Front_AgrX" = 1 ð ä ; 0 ð æ.
0.3
1
10
3
L(mm)
XX_L10_S1.
- Abaques du délai induit par couplage diaphonique.
Délai Vs décalage temporelle entre les lignes
∆t CXT
et la longueur de ligne :
Length 4
Length 3
Length 2
3Length 1
3
"Enable_Agr2" = 1
"Enable_Vict" = 1
"Front_Vict" = 0 ð æ
"Front_Agr2" = 1 ð ä
"Vplage2" = Vanalog2 = Shift delay
-0.5 0
-1
+0.5
∆t
+1
XX_L10_S1.
Délai Vs décalage temporelle entre les lignes et espacement entre lignes :"Enable_Agr2" = 1
∆t CXT
Spacing = S
Spacing = 2S
Spacing = 4S
"Enable_Vict" = 1
"Front_Vict" = 0 ð æ
"Front_Agr2" = 1 ð ä
"Vplage2" = Vanalog2 = Shift delay
-1
-0.5 0
+0.5
∆t CXT
∆t
+1
Buffer 1
Buffer 2
Buffer 3
Motifs : XX_L3_S1, XX_L3_S2, XX_L3_S4,
Délai Vs longueur de lignes et taille des buffer ( 1 ou 2 ou 3 ou 4 agresseurs ):
"Enable_Agr2" = 1
"Enable_Vict" = 0
0.3
1
3
10
L(mm)
XX_L10_S1.
Notre intérêt se porte aussi sur des choix technologiques en terme de dimensionnement des
interconnexions (rapport largeur, W, sur espacement, S). Pour cela, la structure à six motifs a
157
été déclinée suivant différents rapports W/S et "Picth" (W+S) comme le montre le tableau
V.6. Le "Pitch" 1µm correspond typiquement à la technologie 0.25µm (HCMOS7) alors que
le "Pitch" 0.8µm correspond à la technologie 0.18µm (HCMOS8). Les variations du rapport
W/S sur chaque "pitch" permet de faire des études sur le rapport temps de propagation, amplitude du bruit de diaphonie.
NAME
H70_xxx
H71_xxx
H72_xxx
H80_xxx
H81_xxx
H82_xxx
PITCH
(W+S)
1µm
1µm
1µm
0.8µm
0.8µm
0.8µm
WIDTH
(W)
0.5µm
0.4µm
0.6µm
0.4µm
0.48µm
0.32µm
SPACING
(S)
0.5µm
0.6µm
0.4µm
0.4µm
0.32µm
0.48µm
Width
Spacing
Pitch
Tableau V.6 : Configurations implémentées dans la puce BLUE.
4.5) Mise en place de la mesure.
Pour effectuer toutes ces mesures en garantissant un maximum d'immunité au bruit, une
plaquette de test spécifique et une carte d'acquisition haute précision (16bits) ont été développées. Un grand nombre de signaux analogiques comme les contrôles de variation de délai du
capteur et du système de contrôle de ligne, "Vanalog" "Vplage", et la tension analogique contrôlant les buffers, "Vrise" doivent être impérativement protégés. La plaque de test de la puce
est équipée de systèmes de mesure C.E.M. (Compatibilité Electro-Magnétique) pour des mesures en émission de la puce. La plaque de test est au format 10cm*10cm avec des composants montés en surface pour des mesures en cellule TEM, et un dispositif conformes à la
norme de mesure VDE pour la mesure des perturbations conduites liées au courant consommé. La figure V.40 montre une photographie de la plaque de test ainsi que la fenêtre de contrôle du logiciel de mesure. Sur le même graphique apparaissent les mesures de la commutation en début de ligne (sonde 1), la commutation en fin de ligne (sonde 2), le bruit de diaphonie en début (sonde 3) et fin (sonde 4) de ligne.
158
0.4µ
0.4µ
m
Figure V.40 : Carte de test et logiciel de contrôle (précision = 1mV)
4.6) Mesure de la commutation.
Pour effectuer la mesure de propagation, sur la ligne "agresseur 2" nous échantillonnons en
début et fin de ligne. Une fois la mesure de commutation réalisée, on extrait le délai de propagation en effectuant la soustraction : temps de passage du signal "far-end" au niveau haut
moins 10%, moins le temps de passage du signal "Near-end" au niveau le plus bas plus 10%
(Fig V.41). Le délai de propagation vaut donc :
∆t = t(Higher-10%) - t(Lower +10%)
Variable Vrise
Near end
Far end
Line 2 (Agresseur)
V H i g h Far end
VHigh –10%
Computed delay
VLow +10%
V L o w N e a r end
Figure V.41 : Exemple de mesure de la propagation et méthodologie d'estimation du délai.
159
Pour les études que nous allons présenter, nous nous somme basés sur les motifs H70, dont
les dimensions des pistes correspondent à la technologie HCMOS7 (0.25µm) et les motifs
H80, H81 et H82, basés sur un "Pitch" HCMOS8 (0.18µm). Les courbes que nous donnons
figure V.42 correspondent au délai de propagation en fonction de la longueur de ligne
(0.3mm, 1mm, 3mm et 10mm) et de la taille des buffers.
700
Pitch HCMOS8
0.4µm
600
Pitch HCMOS7
500
Delay (ps)
Delay (ps)
0.5µm
0.4µm
3
0.5µm
5
400
300
10
200
100
27
0
0
1000
2000
3000
4000
5000
6000
7000
8000
9000
10000
Length (µm)
Length (µm)
Figure V. 42 : mesure comparative du délai de propagation sur les motifs H70 et H82.
Les résultats de mesure montrent l'évolution du délai de propagation en fonction de la longueur d'interconnexion. le tableau V.7 donne des lois d'approximation de ce délai directement
extraites des courbes.
Taille du buffer
Loi de délai , configuration H70
Loi de délai , configuration H80
27µm*0.18µm
∆t = 20ps/mm
∆t = 25ps/mm
10µm*0.18µm
∆t = 25ps/mm
∆t = 30ps/mm
5µm*0.18µm
∆t = 45ps/mm
∆t = 45ps/mm
3µm*0.18µm
∆t = 65ps/mm
∆t = 65ps/mm
Tableau V. 7 : Lois mesurées d'évolution du délai en fonction de la taille des buffers.
On ne note pas de différence importante entre les deux configurations H70 et H82. Il semble que la réduction des dimensions de l'interconnexion H82 n'affecte pas le délai : l'augmentation de la résistance d'interconnexion est compensée par la diminution de capacité. Il est
160
donc intéressant d'utiliser un pitch agressif afin d'augmenter la capacité de routage. Les délais
peuvent être utiles pour les concepteurs de circuits lors du dimensionnement des interconnexions et des transistors en fonction de contraintes de délai de propagation ou de surface de
silicium. Envisageons différents cas pour l'expliciter.
- Cas 1 : le critère est de ne pas avoir de délai de propagation supérieur à 100ps sans
contrainte de dimensionnement des portes.
Ce cas correspond par exemple à un circuit ayant une fréquence d'horloge de 1GHz (dix
fois le temps de réponse des portes). Le critère est respecté à condition de ne jamais tirer des
pistes au delà d'une longueur de 4mm (il faudra insérer des répéteurs), et de ne jamais utiliser
des transistors dont la taille est inférieure à 3*0.18µm pour toutes pistes supérieures à 300µm.
Après avoir définit ces limites, toutes les déclinaisons de longueurs de ligne et de tailles de
transistors sont possibles suivant que l'on souhaite optimiser la surface silicium, les performances temporelles du circuit ou la consomation.
- Cas 2 : le critère est de ne pas avoir de délai de propagation supérieur à 300ps, mais
avec une contrainte de dimensionnement des portes (circuit de fréquence d'horloge 333MHz).
Pour cette configuration, les transistors de taille égale à 10*0.18µm seront suffisant pour
respecter les consignes de délai, et ceci même sur des interconnexions longues de 10mm. Pour
des interconnexions plus courtes, il est plus pratique de se fier au graphique et d'en déduire le
bon transistor. Par exemple, pour faire commuter une ligne de 6000µm, un transistor
5*018µm est nécessaire.
- Cas 3 : aucune contrainte sur le délai de propagation, mais la place silicium du circuit
doit être la plus faible possible.
Le critère étant ici de limiter la taille du circuit, nous faisons le choix de n'utiliser que des
transistors de tailles minimales, à savoir 3*0.18µm. Une fois le placement routage effectué,
l'abaque obtenu par mesure va être d'une grande utilité pour le calcul du temps de réponse du
circuit. Il suffit pour cela de déterminer le chemin critique, et d'ajouter au temps de toutes les
portes rencontrées le délai des interconnexions directement lu sur le graphe. On s'affranchit
ainsi d'une opération fort complexe qui consiste à faire l'extraction complète du circuit, des
capacités parasites de ligne et de simuler le schéma équivalent SPICE.
4.7) Mesure de diaphonie.
Les résultats que nous allons présenter dans ce paragraphe concernent la diaphonie induite
par couplage entre pistes. Pour l'observer il suffit de récupérer le signal de la ligne victime en
début et fin de ligne (sonde 3 et 4). Les motifs mesurés pour la mise en place des abaques sont
les mêmes que pour l'étude de propagation. Les espacements entre pistes ainsi que les pitchs
sont rappelés en figure V.43. La figure V.44 illustre les résultats de mesures pour les rapports
W/S correspondant aux motifs H70, H80 et H81 dans le cas de couplage le plus défavorable,
c'est-à-dire quand les quatre lignes agresseurs commutent simultanément.
161
Espacement (spacing)
N1
Spacing 1
Spacing 2
N2
V
N3
N4
S
N1
3 Types d'espacement
N2
N3
V
N4
2S
Spacing 4
N1
N2
V
N3
N4
4S
S=0.5µm
W=0.5µm
Pitch
COM3
N1
V
N2
N3
W=0.4µm
H80
N1
N2
N1
N2
V
N3
N1
N2
HCMOS8 pitch standard
N4
4 Types de Pitch
S=0.32µm
V
N3
W=0.48µm
H81
HCMOS7 standard pitch
S=0.4µm
W=0.48µm
H81
N4
HCMOS8 avec un espacement réduit
N4
S=0.32µm
V
N3
HCMOS8 avec une largeur réduite
N4
Figure V.43 : Espacements et pitch étudiés pour les mesures de diaphonie.
Tension (V)
Tension (V)
Tension (V)
10mm : 1.2V
10mm : 1.5V
10mm: 1.5V
3mm : 0.57V
3mm: 0.77V
3mm : 0.7V
1mm : 0.1V
1mm: 0.10V
1mm : 0.13V
Temps (ns)
Temps (ns)
Temps (ns)
H70
H80
H81
Width 0.5µm
Spacing 0.5µm
Width 0.4µm
Spacing 0.4µm
Width 0.48µm
Spacing 0.32µm
Figure V.44 : Mesures de couplage diaphonique pour trois cas.
Nous pouvons noter que l'amplitude de diaphonie passe de 1.2V à 1.5V lorsque l'on passe
d'une configuration W/S relative à la technologie HCMOS7 à une configuration relative à la
technologie HCMOS8. En diminuant la taille des interconnexions d'un facteur 0.8, la diaphonie augmente de façon inverse. Si on commute sur les différentes déclinaisons du pitch
0.8µm, on trouve toujours typiquement la même amplitude de couplage malgré les variations
des capacités de masse et de couplage.
162
4.7.1) Abaque de la diaphonie en fonction de la longueur de ligne et du choix
technologique.
L'abaque présenté Figure V.45 concerne l'évolution du couplage diaphonique en fonction
de la longueur d'interconnexion, et des variantes technologiques disponibles sur la puce. Pour
ces mesures, nous nous sommes basés sur le pire cas, où les quatre agresseurs commutent en
même temps. A longueur identique le couplage en HCMOS8 est supérieur d'environ 200mV à
celui de la HCMOS7. Ceci s'explique facilement du fait du dimensionnement des pistes. A
partir de ces courbes une formulation simple du bruit de couplage peut être proposée, en
fonction de la longueur d'interconnexion. De plus en fixant une tension maximale à ne pas dépaser (35% de VDD), on déduit la longueur maximale de routage autorisée. Si l'on considère
que la valeur de commutation des portes les plus sensibles se situe autour de 0.6V, tout bruit
supérieur à cette valeur doit être évité si on ne veut pas introduire de fautes logiques au circuit. Pour la configuration H70, cela revient à interdire un routage parallèle des pistes au delà
d'une longueur de 4000µm. Lorsque l'on passe à des configurations typiques de la technologie
HCMOS8, cette longueur critique descend à 2200µm avec des variations autour de cette valeur suivant le rapport W/S que l'on choisit.
1,6
Bruit de couplage (V)
1,4
1,2
1
H70
H80
H81
H82
Hcmos8
0,8
Hcmos7
0,6
0,4
4000µm
0,2
0
100
Longueur (µm)
1000
2200µm
10000
Figure V.45 : Abaque du bruit de diaphonie en fonction de la longueur de ligne et des
technologies.
4.7.2) Abaque de la diaphonie en fonction des pistes aggresseurs actives.
Après avoir proposé un abaque basé sur le pire cas de couplage, nous nous intéressons aux
différentes combinaisons de couplage que permet le motif à 5 lignes parallèles. L'histogramme reporté en figure V.46 correspond à la longueur d'interconnexion la plus longue des
163
motifs (10mm). Cette configuration est intéressante car elle permet de calibrer le bruit généré
sur un bus en fonction des signaux logiques appliqués. Le cas où seulement la piste N2 commute génère un bruit peu important, de l'ordre de 200mV. Si on fait commuter simultanément
les pistes latérales à la ligne victime, le bruit augmente rapidement pour atteindre 800mV.
Mais le cas le plus intéressant est celui où toutes les lignes commutent car la précédante valeur augmente de 40%. Cette valeur est surprenante si l'on considère les valeurs des capacités
de couplage CN1-V et CN4-V dont l'ordre est dix fois inférieur aux capacités de couplage direct
et aux capacités de masse. Ce cas doit absolument être pris en compte dans les logiciels d'extractions qui en général ne considèrent que les plus proches voisins dans l'estimation du bruit
de couplage (du fait du rapport des capacités) [SILV99] [MENT99]. Cette augmentation importante pourrait être attribuée au couplage direct de N1 vers la victime en passant par l'interconnexion N2 qui joue le rôle de rappel de tension. Les deux lignes étant au même potentiel,
la capacité à charger CN1N2 est équivalente à 0, du coup, l'ensemble N1, N2 est plus agressif.
1,6
Bruit de couplage (V)
1,4
N1
1,2
1
N2
V
N3
N4
40%
Com3
H80
H81
H82
0,8
0,6
0,4
0,2
0
N2
N2+N3
N2+N3
N1
N1+N2
N1+N2+N3
N1+N4
N1+N3+N4
Tous
Tous
Combinaisons des agresseurs
Figure V.46 : : Abaque du bruit de diaphonie en fonction du ombre d'agresseurs.
4.7.3) Abaque de la diaphonie en fonction de la longueur de ligne et de l'espacement entre pistes.
Nous présentons ci-après les résultats de l'évolution du bruit de diaphonie en fonction de la
longueur de couplage et de l'espacement entre pistes.
De la même façon que nous avons fait précédemment, nous pouvons utiliser ces abaques
pour définir des règles de dessin basées sur un critère d'amplitude de diaphonie. Ici , il est
164
possible de modifier l'espacement au lieu de diminuer la longueur de couplage entre pistes. En
augmentant l'espacement d'un facteur deux, on divise le couplage par deux.
1.6
1.6
H80
Com3
1.4
1.4
Spacing = 0,5 µm
Spacing = 1,0µm
Spacing = 1,5µm
1.2
Crosstalk (V)
1
0.8
0.6
0.6
0.4
0.4
0.2
0.2
0
0
100
1000
Length (µm)
100
10000
1000
1.6
H81
1.4
Spacing = 0,32 µm
Spacing = 0,64µm
H82
Spacing = 0,48 µm
1.2
Spacing = 0,96µm
Spacing = 1,28µm
crosstalk (V)
Crosstalk (V)
Spacing = 1,92µm
1
1
0.8
0.8
0.6
0.6
0.4
0.4
0.2
0.2
0
100
10000
Length (µm)
1.6
1.2
Spacing = 0,8µm
Spacing = 1,2µm
1
0.8
1.4
Spacing = 0,4 µm
1.2
0
1000
Length (µm)
10000
100
1000
Length (µm)
10000
Figure V.47 : Abaque de la diaphonie en fonction de la longueur de ligne et de l'espacement entre pistes
4.7.4) Abaque de la diaphonie en fonction de la longueur de ligne et de la taille
des buffers agresseurs.
Cette dernière abaque prend en compte la taille des transistors agresseurs dans l'étude de la
diaphonie. Les mesures sont reportées dans la figure V.48. La réduction de la puissance de
l'agresseur se traduit par une réduction de la puissance du coupable. Si il n'existe pas de contraintes temporelles sur la propagation dans les agresseurs, il est très avantageux de diminuer
la taille des buffers.
165
1,6
H82 - Crosstalk Vs. Length & Buffer size
1,4
27
Vrise = 0,0V (27x0,18)
crosstalk (V)
1,2
Vrise = 1,0V (10x0,18)
1
Vrise = 1,2V (5x0,18)
10
Vrise = 1,3V (3x0,18)
0,8
5
0,6
0,4
3
0,2
0
100
1000
10000
length (µm)
Figure V.48 : Abaque de la diaphonie en fonction de la longueur de ligne et de la taille des
buffers agresseurs.
V. Conclusion.
Tout au long de la thèse, plusieurs puces ont été mises en œuvre pour quantifier les problèmes de l'intégrité de signal en circuit intégré, depuis la technologie 0.7µm à la technologie
0.25µm. Pour la mesure des phénomènes parasites nous avons opté pour une méthode totalement intégrée sur silicium présentant les avantages d'être facilement transposable d'une technologie à l'autre, d'avoir un bande passante importante (25GHZ en 0.18µm) et une très bonne
résolution. La première puce réalisée, ALFA, intègre des motifs assez simples, qui nous per
met de valider notre approche de mesure intégrée. La comparaison mesures/simulation a
montré qu'en ce qui concerne la propagation, une modélisation C capacitive pure est suffisante. En ce qui concerne la diaphonie, qu'il s'agisse du bruit de couplage diaphonique ou du
délai induit par couplage diaphonique, les mesures ont fait apparaître qu'un modèle CRC était
plus adéquat pour la modélisation du signal en début et fin de ligne et qu'il faudrait egalement
modéliser la résistance du substrat pour parfaire le modèle.
La puce DEEP en technologie 0.35µm a permis d'approfondir les analyses de propagation
et de couplage. Les comparaisons mesures/simulations ont montré qu'il devenait nécessaire en
0.35µm de prendre en compte la résistance de ligne dont l'effet devient premier dans la modélisation de la propagation. Une première loi concernant l'évolution du couplage diaphonique
en fonction de l'espacement entre pistes a été déduite des mesures.
Mais la bonne compréhension des phénomènes parasites des interconnexions est un problème complexe relevant d'un grand nombre de paramètres tels que le dimensionnement des
interconnexions (W, L ,S) et des transistors, et des multiples configurations de commutation.
166
Basé sur une configuration de cinq lignes couplées, un motif générique d'intégrité de signal a
été développé sur la puce BLUE en 0.18µm. En pouvant contrôler les buffers d'attaque des lignes, le sens des commutations et leur synchronisation, ce motif a permis d'effectuer les mesures de commutations, de couplages (simples ou multiples) et de délais induit par couplage
diaphonique. Avec un minimum de configurations de lignes, il est alors possible d'extraire des
abaques d'où l'on déduit des règles de conception orientées intégrité de signal.
167
Références :
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MATRA Systèmes & informations.
[STE98]
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[QUAR93]
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[VELG95]
R. Velghe et al., "MOS Model 9" , Philips Research Labs, June 95, Report NLUR 003/94.
[HUAN94]
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[UTMOS95] SmartSpice/UTMOST III modeling manual volume 1, SILVACO international,
1995.
[GAPS98]
D. Deschacht, & all, "A Joint Research Initiative for Silicon Interconnect
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[DEL98]
S. Delmas, F. Caignet, E. Sicard "A test-vehicle for characterization of submicron transistors and interconnects" ICCDCS conference, Venezuela, February 1998.
[TECAP88]
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[DELM99]
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[SIA 97]
Semiconductor Industry Association, "The Technology Roadmap for Semiconductors : Technology Needs", 1997 édition. http ://www.sematech.org/public
[CAI98]
F. Caignet, S. Delmas, E. Sicard "Measurement of Signal Commutation on
Deep Sub-micron Interconnect." Workshop on Signal Propagation On Interconnects, Travemünde ( Germany ), May 1998.
[DEL97]
S. Delmas, E. Sicard, M. Roca "Measurement of parasitic effects in CMOS integrated circuits using sampling sensors" ICEMI conference, Pekin, October
1997.
[SIC97]
E. Sicard, M. Roca, F. Caignet, S. Delmas, J.Y. Fourniols "Prediction and
Measurement of Crosstalk Effects in Sub-micron CMOS Integrated Circuits"
RADECS’97 conference, Cannes, September 1997.
168
[DEL-TH]
S. Delmas-ben dhia,"Nouvelle methodologie de caractérisation de l'intégrité de
signal en technologie CMOS submicronique profond", Thèse soutenue à l'INSA de Toulouse en nov. 1998.
[CON96]
J. Cong, L. He, “An Efficient Approach to Simultaneous Transistor and Interconnect Sizing.”, AMC intel. Conf. On Computer Aided Design, November
1996.
[CON97]
J. Cong, L. He, C.K. Koh, Z. Pan “Global Interconnect Sizing and Spacing
with Consideration of coupling capacitance.”, AMC intel. Conf. On Computer
Aided Design, November 1997.
[CON98]
Design, April 1998.
[PARK97]
H.J. Park, M. Soma, "Analytical Model for Switching Transitions of Submicron CMOS Logic.", IEEE Journal of Solid-State Circuits., Vol. 32, n° 6, pp.
880-889, June 1997.
[DESC97]
D. Deschacht, C. Dabrin, D. Auvergne, "Delay Propagation Effect in Transistor Gates", IEEE Journal of Solid-State Circuits., Vol. 31, n° 8, pp. 1184-1187,
August 1996.
[SILV99]
site WEB : http://www.silvaco.com/
[MENT99]
site WEB : http://www.mentor.com/dsm/
169
Chapitre VI : Utilisation des résultats de mesure,
prospectives
170
I. Introduction
Face aux réductions des dimensions de la lithographie nous avons pu voir que les phénomènes parasites liés au "back-end" technologique prennaient de plus en plus d'importance.
Ceci a été vérifié par les mesures effectuées sur différentes puces. Pour palier à ce problème,
il est impératif de trouver des solutions permettant d'éviter les pertes de performances et les
dysfonctionnements liés à la propagation du signal et au couplage diaphonique. La principale
question est de savoir comment interagir avec les multiples étapes du flot de conception des
circuits (Fig VI.1). Dans ce chapitre nous présentons comment les méthodes logicielles et
matérielles que nous avons développées pourraient s'intégrer dans ce processus complexe.
Nous proposons donc des méthodologies d'aide à la conception visant à réduire les problèmes
de l'intégrité de signal.
Cahier des charges
Spécification de la
conception
Spécification de l'architecture
Comportementale
Librairie
technologique
s
Règles de dessins
étapes de
conception
Structurelle
Synthèse
Simulation
Placement routage
Extraction
Mise enfab.
Figure VI.1 : Etapes de conception d'un circuit intégré.
Le niveau de hiérarchie le plus bas est la mise en place des procédés de fabrication et des
règles de dessin. Notre problématique est de savoir comment sont développées les règles de
dessins, et comment y intégrer des notes relatives à l'intégrité de signal. Dans ce but, nous
présenterons notre logiciel "C_Param" et son application à la constitution rapide d'abaques.
171
La deuxième niveau auquel il est possible d'agir est l'étape de placement routage de la
puce. Nous proposerons ici un algorithme d'aide au placement routage en considérant différentes contraintes comme le temps de propagation et le bruit de couplage diaphonique.
Enfin, une fois le circuit routé, il faut s'assurer du respect du cahier des charges en terme de
fonctionnalité et de temps de réponse. L'extraction des pistes critiques en terme de bruit de
couplage et de délai de propagation est une opération importante. L'identification des nœuds
susceptibles d'altérer le bon fonctionnement du circuit parmi des milliers de pistes permet au
concepteur d'agir individuellement sur chacune d'entre elles. Lorsque l'on souhaite lancer des
analyses complexes (simulations) des interconnexions, il faut en général passer par une extraction complète du circuit, à savoir, l'extraction des capacités parasites et des résistances
(Les valeurs inductives étant négligées dans la plupart des logiciels). A partir des données
obtenues, on peut simuler les phénomènes en utilisant des modèles équivalent de lignes, mais
c'est une opération très longue, voire impossible, sur de gros circuits. Le deuxième choix est
l'utilisation de formulations analytiques du temps de propagation et de couplage diaphonique
pour calibrer, en fonctions des dimensions géométriques des pistes, des phénomènes parasites.
Notre proposition est d'éviter ce processus long, complexe et dont les résultats sont propres
aux méthodes d'analyses utilisées. Il est parfois étonnant de découvrir que les formulations de
T. Zakurai [SUKU93] sont utilisées pour les dernières technologies sub-microniques, alors
qu'il a été prouvé qu'elles introduisaient des erreurs de l'ordre de 50% sur les prévisions de
capacité et par conséquent sur l'estimation des délais de propagation et de la diaphonie en
technologie 0.25µm [ DEL97] [BARKE].
Nous proposerons donc un outil d'analyse post layout en l'utilisant dans un logiciel de conception de circuits. Nous présenterons un exemple appliqué à un circuit réel.
II. Mise en place des règles de dessin.
2.1) Problématique.
Lors de la conception des circuits intégrés, il faut respecter un grand nombre de règles de
dessin relatives à chaque technologie, regroupées dans un manuel des règles de dessin ou
"Design Rule Manual", (DRM). Cette notice fixe les dimensions minimales des différentes
couches permises par le "process". On y trouve des indications relatives aux dimensionnements des transistors et des pistes métalliques.
Longtemps négligé le "back-end" technologique relatif à l'implémentation des niveaux
métalliques dans les circuits est passé au premier rang des efforts de développement technologique. Le cuivre a fait son entrée dans les procédés de fabrication en 1998 pour le développement de la technologie 0.25µm de IBM [IBM98]. Dès 1999, il s'implante largement dans la
plupart des technologies submicroniques pour réduire la résistance intrinsèque des lignes. Il
permet ainsi de diminuer la section des pistes métalliques pour un routage plus dense, afin
172
d'augmenter les performances de transport de signal. L'apparition des diélectriques à faible
permittivité, "low K" va permettre de diminuer les valeurs des capacités de couplage pour une
meilleure immunité à la diaphonie.
Malgré le développement de nouveaux matériaux, avec l'augmentation des fréquences de
fonctionnement ainsi que les faibles dimensions des pistes métalliques les problèmes d'intégrité de signal sont de plus en plus présents. Des règles de dessin doivent dont être développées en ce sens. Pour ce faire, il faudrait avoir des largeurs de lignes (W) et espacements entre
piste (S) importants pour palier au problème de délai de propagation et de couplage diaphonique (Fig. VI.2). Cependant les densités de routage imposent des contraintes importantes sur
ces dimensions visant à avoir un "Pitch" le plus petit possible, qui place l'intégrité de signal au
deuxième plan. C'est donc souvent plutôt les performances lithographiques qui imposent des
dimensions minimales sur W et S.
S
Pitch
W
Figure VI.2 : Définition des règles de dessin relatives aux interconnexions.
2.2) Approche proposée.
Etant donné qu'il est difficile de jouer sur le pas de routage (le Pitch), d'autres techniques
doivent être envisagées pour réduire les délais de propagation et la diaphonie. La limitation de
la longueur d'interconnexion peut-être un premier critère. En 1985, H. B. Bakoglu [BAK85],
propose les premières formulations pour quantifier les longueurs d'interconnexions maximales
et donne des lois de délai en fonction du nombre de répéteurs. Maintenant, face aux complexités de routage qui sont devenues des structures à multiples niveaux relevant de configurations à trois dimensions, la mise en place de tels critères n'est pas triviale. Il faut extraire les
valeurs des paramètres des interconnexions, opération qui peut s'avérer longue si on se focalise sur de grandes complexités de circuits, Puis lancer des simulations pour obtenir une estimation du délai et du couplage. Les multiples manipulations de logiciels rendent les erreurs
humaines possibles. Les outils d'extraction et de simulation ne prennent pas forcement en
compte toutes les données technologiques. Et c'est sans compter sur les variations de process.
Notre idée est de pouvoir extraire des mesures ces dimensions critiques grâce à l'utilisation
du motif d'intégrité développé pour la puce BLUE. L'implémentation de six de ces motifs suffit à obtenir des abaques représentatifs du process aussi bien du délai de propagation que de la
173
diaphonie. La figure VI.3 rappelle les abaques obtenus pour le délai (a) et la diaphonie (b)
pour plusieurs types de tailles de transistors.
1,6
800
délai de propagation delay (ps)
H80 – Couplage diaphonique
1,4
3
700
600
1,2
500
1
27
Faute logique
55
400
10
0,8
5
0,6
300
200
0,4
10
Pas de faute
3
0,2
100
27
0
0
2000
4000
6000Length (µm)8000
10000
12000
0
100
(a)
1000
length (µm)
10000
(b)
Figure VI.3 : Abaques de délai de propagation et de couplage diaphonique obtenus par la
mesure sur six motifs.
En combinant ces deux abaques, on peut fixer comme premier critère la longueur donnant
un bruit de couplage inférieur, d'une valeur à définir, à la tension de commutation de la porte
la plus sensible de la technologie. D'après les courbes obtenues pour la technologie H80, on
tombe sur une longueur de 3000µm pour le transistor 27*0.18µm. En supposant que ce tra nsistor est le plus fort de la technologie en question, en fixant 3mm comme longueur maximale
de routage on s'affranchit de tout problème de diaphonie sur la puce quelles que soient les
configurations de transistors et de pistes. Si de même le transistor le plus petit est un
5*0.18µm, on évite de ce fait d'avoir des délais de propagation sur la puce supérieurs à 200ps.
Mais cette valeur arbitraire ne laisse pas beaucoup de choix au concepteur. La solution
idéale serait plutôt de reporter ces deux abaques tel quel dans le manuel des règles de dessin.
En fonction des tailles de transistors qu'il utilise, l'utilisateur pourrait ainsi optimiser le placement routage. Il serait à même de décider des tailles de transistors, des longueurs de lignes
pour atteindre des objectifs précis en terme de performances. On évite ainsi l'introduction de
répéteurs de façon systématique (optimisation de la surface de silicium). Cette démarche permettrait d'obtenir de très bons résultats concernant le délai de propagation tout en s'affranchissant du problème de la diaphonie par simple aperçu des deux courbes proposées précédemment.
Dans les règles de dessin relatives à une technologie, on trouve des informations très précises sur les transistors MOS. Un certain nombre de courbes sont données pour plusieurs tailles
de transistors, diodes etc… Mais peu de données concernent les interconnexions, si ce n'est
des informations relatives aux problèmes d'électromigration [ST-M96], [ST-M98]. Toutes ces
données sont extraites de motifs spécifiques de calibrage. De plus, pour chaque "wafer" une
carte modèle des transistors est fournie. Cette carte modèle est extraite de motifs de test implémentés dans les chemins de découpe du wafer. Il est donc tout à fait envisageable d'intro-
174
duire dans ces chemins de découpe des motifs spécifiques dédiés à l'extraction d'abaques caractérisant les interconnexions aussi bien d'un point de vue délai de propagation que couplage
diaphonique.
2.3) Mise en place de lois d'évolution.
Une action importante concerne l'introduction dans la DRM de lois d'évolution du délai de
propagation et de la diaphonie en fonction de la longueur d'interconnexion. Nous présentons
ci-après un exemple de lois directement extraites des mesures réalisées sur BLUE dans la configuration H80. Cette loi concerne l'évolution du couplage diaphonique en fonction de la longueur de ligne couplée et de l'espacement entre pistes (Fig.VI.4).
Le cas correspond à un bus où les quatre lignes agresseurs commutent en même temps. Ce
qui présente le pire cas possible sur la puce.
Nous faisons l'analyse de l'amplitude de couplage en nous intéressant aux longueurs supérieures à 1000µm. En effet en dessous de cette longueur, le couplage est inférieur à 5% de
VDD.
1.6
1.4
Bruit de diaphonie (V)
Spacing = 0,4 µm
1.2
1
Spacing = 0,8µm
Spacing = 1,2µm
0.8
0.6
0.4
0.2
0
100
1000
10000
Longueur
(µm)
Length (µm)
Figure VI.4 : Mesures de l'évolution de la diaphonie en fonction de la longueur de couplage et de l'espacement entre pistes (BLUE – H80)
Extraction de la loi ∆Vmax = F(L,S)
Pour obtenir de bonnes approximations nous effectuons un changement d'axe X, en passant
de X à ln(X) en abscisse. Les courbes obtenues sont reportées en figure VI.5.
Il est alors possible de faire passer une droite sur chacune d'entre elles qui donne une bonne
approximation de la diaphonie avec un coefficient de détermination R²=0.996.
D'ou l'équation générique de ∆Vmax en fonction de la longueur de ligne:
V max = a(LN (L)) + b
( 6.1 )
175
1.6
Tension (V)
Spacing = 0,4 µm
1.4
y = 0.6045x - 4.0937
Spacing = 0,8µm
1.2
Spacing = 1,2µm
1
0.8
y = 0.2744x - 1.8588
0.6
0.4
y = 0.094x - 0.6333
0.2
Ln(L)
0
6
6.5
7
7.5
8
8.5
9
9.5
Figure VI.5 : Loi d'évolution de la diaphonie avec la longueur et l'espacement entre lignes,
mesurées et fitées.
Les lois obtenues sont des droites dont les coefficients a et b dépendent de l'espacement
entre pistes (S). Pour obtenir ces lois de variation, il faut tracer les lois a = f(S) et b = f(S). Les
courbes obtenues ainsi de les lois extraites sont reportées en figure VI.6 a et b.
0.7
4.5
4
0.6
a
b
3.5
Logarithmique (b)
Logarithmique (a)
0.5
3
0.4
2.5
2
0.3
1.5
y = -0.4659Ln(x) + 0.1757
2
R = 0.9997
0.2
y = -3.1585Ln(x) + 1.1873
2
R = 0.9997
1
0.1
0.5
0
0
0
0.5
1
1.5
0
0.2
0.4
(a)
0.6
0.8
1
1.2
1.4
(b)
Figure VI.6 : Lois d'évolution des coefficients a et b en fonction de S
En reportant ces équations dans l'équation ( 6.1 ) on obtient:
∆V max = [− 0.4659 ln(S ) + 0.1757 ]. ln( L) + 3.1585 ln(S) − 1.1873 ( 6.2 )
La vérification des lois de mesure et des lois d'évolution extrapolées sont reportées ci dessous en linéaire.
176
1.6
Tension (V)
Spacing = 0,4 µm
Spacing = 0,8µm
Spacing = 1,2µm
Loi S=0.4
Loi S= 0.8
Loi S= 1.2
1.4
1.2
1
0.8
0.6
0.4
0.2
0
0
2000
4000
6000
8000
Longueur (µm)
10000
12000
Figure VI.7 : Comparaison des mesures avec la formulation.
III. Utilisation des abaques pour le placement routage.
3.1) Placement – routage : définition.
Le placement - routage est l'opération qui consiste à placer les cellules et portes élémentaires sur le dessin et à relier les entrées et sorties entre elles par des pistes métalliques. Nous ne
parlerons pas ici de la façon dont sont disposées les cellules les unes par rapport aux autres,
mais notre problématique s'attache à la prise en compte de l'intégrité du signal se propageant
dans leurs interconnexions. La figure VI.8 donne un exemple de routage en montrant la fenêtre du logiciel "FlexRoute" de Synopsys. Au vue de la densité d'interconnexions, on comprend
l'importance d'intégrer aux logiciels de routage des méthodes prenant en compte les effets de
lignes longues.
177
Figure VI.8 : Exemple de routage obtenu avec le logiciel "FlexRoute" de Synopsys.
Il est bon de noter que la plupart des circuits à analyser utilisent les niveaux métalliques
par plans routés à angle droit. Cela revient à dire que les couplages à craindre sont principalement entre deux interconnexions d’un même niveau, routées en parallèle. Les croisements
avec les niveaux inférieurs ou supérieurs sont très nombreux mais affectent des nœuds très
différents, donc non corrélés d’un point de vue commutation. Nous négligeons les autres situations de couplage. La conception physique basée sur des blocs hiérarchiques est une nécessité pour la conception de système sur puce. Chaque bloc est lui même subdivisible en sous
blocs, jusqu'aux primitives de base (Fig. VI.9). Le challenge de la conception hiérarchique est
de générer les interconnexions entre les blocs tout en respectant les contraintes de synchronisation. Les routeurs traditionnels ont été conçus pour interconnecter les cellules standards sans
se préocuper du problème de l'intégrité de signal. Le routage en submicronique profond doit
permettre l'obtention d'une l'interconnexion optimale en terme de synchronisation, de contraintes de délai et d'immunité au bruit de couplage.
178
Figure VI.9 : Photographie représentant l'architecture d'une puce et la répartition des
blocs.
Le développement d'outils prenant en compte l'intégrité de signal et le respect de contraintes de timing est très récent. La plupart des système de routage fonctionnement sur des méthodes propres aux routeurs utilisés pour le PCB. Ceux ci sont donc calés sur des pas de
grilles de routage qui fixent les largeurs de pistes et les espacement entre pistes. Avec la prise
en compte des problèmes d'intégrité de signal, ceux-ci ont évolués, et on voit apparaître sur le
marché des logiciels permettant des variations de largeur de piste, d'espacement et l'ajout de
lignes faisant office de barrière de potentiel. Mais peut-on considérer que ces solutions sont
suffisantes pour une bonne intégrité de signal?
Pour la plupart des routeurs, l'estimation des phénomènes parasites est basée sur des analyses 2D d'un nombre restreint de structures géométriques d'interconnexions couplées. Deux
possibilités s'offrent alors :
- Soit ce calcul est effectué simultanément à l'étape de routage. Cette solution n'est pas
envisageable lorsque l'on considère de temps d'extraction des capacités pour des configurations à trois dimensions.
- Soit on fait appel à des tables où sont stockées les valeurs des capacités parasites. Les
configurations stockées doivent être les plus représentatives de la technologie, afin de limiter
le volume des données stockées. Cette deuxième solution est malgré tout beaucoup plus intéressante que la première en terme de temps CPU, c'est pourquoi les logiciels de routages
fonctionnent ainsi.
179
L'implémentation de tableaux renfermant les informations des capacités nécessite des opérations longues de mise en place de l'environnement de routage qui de surcroît ne sont pas
transposables d'une technologie à l'autre. On peut aussi formuler la critique de la validité de
ces tableaux dans la prise en compte de l'environnement réel dans lequel vont être placées les
lignes.
3.2) Notre approche.
Notre proposition pour le routage automatique se place dans la continuité de notre démarche vis à vis des règles de dessin. De la même façon que pour la simulation analogique des
transistors MOS où on utilise des bibliothèques de modèles, nous proposons de faire appel à
des bibliothèques de modèles d'interconnexions. Jusqu'ici il n'y a pas vraiment de différence
avec les approches classiques, mais ces modèles pourraient correspondre à des abaques calibrant le délai de propagation ou le couplage diaphonique en fonction des dimensions géométriques des pistes. L'avantage de ces abaques est qu'ils sont directement extraits de mesures
mais surtout qu'ils calibrent un phénomène parasite par rapport aux dimensions des interconnexions dans les cas réalistes de routage complexe. Nous proposons d'illustrer l'optimisation
du placement routage par l'utilisation des abaques dans un exemple donnant un possible organigramme de routage dans le but d'optimiser la vitesse de propagation tout en respectant des
critères de couplage diaphonique (Fig.VI.10). Celui-ci pourrait s'insérer dans les méthodes
classiques de routage automatique de façon à s'affranchir des problèmes d'intégrité de signal.
180
Condition de routage : Optimisation du délai avec respect de la diaphonie
Calcul de la longueur nécessaire : Lnece
Extraction de la taille du buffer de la porte de départ
Longueur Max de couplage(en fonction du buffer :
Lmax
Oui
Lnece<Lmax
Estimation du délai pour Lnece : tnece
Non
tnece<tmax
Non
Estimation du délai à Lmax :
tnece
Non
Oui
tnece<tmax
Oui
Insertion de répéteur
Insertion de répéteur à Lmax
à tmax
Lmax
Lnece =Lnece-Lmax
Lnece =Lnece-Lmax
Choix taille buffer tel que le
buffer soit min avec respect de
tmax
Choix taille buffer tel que le
buffer soit min avec respect de
tmax
Insertion répéteur
Insertion répéteur
tmax = temps maximal de
propagation autorisé
tnece = temps de propagation
nécessaire pour aller d'une porte à
l'autre
Lmax = longueur maximal de routage
autorisé pour éviter la diaphonie
Routage
Lnece = longueur nécessaire pour
aller d'une porte à l'autre
Figure VI.10 : Exemple de méthode de routage basée sur l'utilisations des abaques.
Dans l'organigramme apparaissent les valeurs Lnece et tnece, correspondant respectivement à
la longueur nécessaire d'interconnexion pour relier deux portes et au temps nécessaire au signal pour se propager sur Lnece.
181
Le critère principal est le respect des contraintes de diaphonie fixant les longueurs de routage maximales (Lmax) en fonction des différentes tailles de buffer. Pour s'affranchir de tout
risque de couplage diaphonique sur la puce nous avons choisi de caler Lmax, en fonction de la
taille des buffers, sur la valeur de tension de commutation de la porte la plus sensible moins
10% [SIC99]. Le critère secondaire est le respect du temps de propagation sur une interconnexion (tmax) fixé par le concepteur (100ps dans notre exemple).
Cette technique fonctionne sur des bases de "pré-estimations" des phénomènes de délai de
propagation et de couplage diaphonique. Les parties rosées sont basées sur l'utilisations des
abaques extraits des mesures sur la puce BLUE correspondant aux variations de délai et de
couplage en fonction des longueurs de ligne et de la taille des commutateurs (Fig VI.11).
1,6
800
délai de propagation delay (ps)
H80 – Couplage diaphonique
1,4
3
700
600
1,2
500
1
55
400
0,6
tmax
10
0,8
300
200
27
Niveau de faute logique -10%
0,4
10
3
0,2
100
27
0
0
2000
4000
6000Length (µm)8000
5
10000
12000
0
100
(a)
1000
length (µm)
Lmax
10000
(b)
Figure VI.11 : Abaques de délai de propagation et de couplage diaphonique appliqués au
routage automatique.
Dès que les valeurs de Lnece ou tnece atteignent les valeurs Lmax ou tmax, nous proposons d'insérer un répéteur. Le choix du dimensionnement de ce répéteur se fait aussi en corrélation
avec les abaques pour le respect des critères définis. En principe, grâce à l'application de ce
type d'algorithme, il ne devrait plus exister sur la puce de problèmes de fautes logiques générées par couplage diaphonique.
Appliquons notre approche à un exemple où une porte dont le transistor de sortie a un taille
de 5*0.18µm (Fig. VI.12). La porte suivante se trouve à un distance de 8mm. D'après les abaques de mesure, le temps de propagation est supérieur à 300ps, et le bruit de couplage est estimé à 0.9V (45% de VDD).
182
5*0.18
5*0.18
2 mm
8 mm
t = 350 ps
t = 350 ps
∆V = 0.9 V
10*0.18
2 mm
t = 100 ps
∆V = 0.9 V
t = 80 ps
t = 100 ps
5*0.18
t = 180 ps
6 mm
10*0.18
10*0.18
4 mm
t = 60 ps
2 mm
t = 200 ps
t = 40ps
∆V = 0.6 V
Figure VI.12 : Illustration de l'insertion de répéteurs pour la réduction de diaphonie.
La première action sera le respect de Lmax qui provoquera l'insertion d'un répéteur à 2mm.
A cette distance le temps de propagation tnece n'est toujours pas suffisant. Le répéteur sera
donc avancé et placé à une distance de 2000µm. La nouvelle distance nécessaire est maintenant Lnece =6000µm qui conduit à introduire un buffer de taille 10*0.18µm pour les co ntraintes de délai. L'algorithme est relancé et conduit à l'introduction d'un nouveau répéteur à
4000µm. En introduisant un buffer de taille 10*0.18µm, le gabarit fixé est respecté. Au total,
en introduisant deux répéteurs, nous nous sommes affranchi de tout problème de couplage, et
le délai total est inférieur à 200ps.
Pourtant l'abaque de couplage sur laquelle nous avons basé notre étude correspond à un cas
critique où quatre lignes "aggresseur" couplées sur toute la longueur commuteraient en même
temps (configuration de bus). Le bruit de couplage ainsi obtenu est exacerbé de 40% par rapport au cas où deux lignes commuteraient en même temps, et 80% par rapport au cas où une
seule ligne viendrait perturber la victime. Ceci tend à dire que des analyses plus fines doivent
être menées quant aux possibilités de couplage pendant le routage automatique.
De plus il est tout à fait envisageable d'utiliser plutôt que les abaques, des lois mathématiques directement extraites de celles-ci.
IV. Utilisation des abaques pour la vérification "post Layout" et la
simulation.
4.1) Estimation "post-layout" : définition.
L'estimation "Post-layout" est la dernière étape de la fabrication du circuit intégré avant la
mise en fabrication. Une fois le placement routage complet effectué, il faut valider l'intégrité
de signal sur toute la puce. Pour cela une extraction complète du circuit à partir du layout est
nécessaire pour estimer les délais de propagation et les phénomènes de couplage. Chaque interconnexion doit alors être évaluée en terme de résistance et capacité équivalente, mais en tenant compte de ses voisines et donc des capacités de couplage équivalentes. Afin de calculer
183
les paramètres parasites pour chaque interconnexion, incluant les capacités, résistances et
couplages, nous devons raisonner en trois dimensions, gardant à l'esprit que le calcul doit être
simple pour s'appliquer en un temps raisonnable à un très grand nombre d'interconnexions.
Si l'on considère le nombre total d'interconnexions des circuits actuels, la complexité et la
multiplicité des configurations 3D, il faut faire appel à des approches analytiques.
4.2) Application au logiciel "MicroWind": Mise en place de l'extraction.
Notre but est d'appliquer ces techniques d'analyse "post layout " au logiciel de dessin "MicroWind" développé à l'INSA [SIC99]. La figure VI.13 donne une aperçu du logiciel.
Figure VI.13 :Aperçu de la fenêtre de "MicroWind" [SIC98].
4.2.1) Technique d'extraction.
Nous devons trouver une méthode pour découper le circuit intégré en tronçons élémentaires où les formules de calcul deux dimensions, exprimées par unité de longueur sont applicables. Pour le calcul des capacités de masse et de couplage pour une topologie
d’interconnexions quelconque, nous utilisons un algorithme spécifique permettant de résoudre
le problème trois dimensions par une approche deux dimensions. Nous utilisons pour ce faire
une matrice que nous remplissons de manière à représenter une image numérique du réseau
d’interconnexion comme présenté ci-dessous (FigVI.14).
184
Connexion 1
20
Connexion 2
12
10
8
6
0
0 2
5 7
12
Figure VI.14 : Découpage de l’espace en zones élémentaires [SIC99].
20
12
10
8
6
0
Y/X
1
1
1
1
0
1
1
1
2
2
2
5
2
7
12
Tableau VI.1 : Tableau de stockage des pistes métalliques [SIC99].
Par balayage du tableau en X et en Y on considère les cases non vides. La capacité propre
est calculée d'après la valeur de C par unité de longueur pour l'espacement donné, multiplié
par la longueur déduite du tableauVI.1.
On considère ensuite les espaces entre pistes. La capacité de couplage est calculée d'après
la valeur de C par unité de longueur pour l'espacement donné, multiplié par la longueur déduite du tableauVI.2.
20
12
10
8
6
0
Y/X
1
1
1
1
0
1
coupl. X2
coupl. X1
2
1
1
coupl.Y
2
2
5
2
7
12
Tableau VI.2 : Repérage des zones couplées [SIC99]
Au dessus d'une certaine distance entre pistes, nous estimons que la capacité de couplage
est négligeable et qu'il n'y a pas lieu de calculer sa valeur. Ce filtrage réduit considérablement
le nombre de cas à traiter. Il induit en revanche une erreur d'appréciation du couplage si le filtrage est trop sévère. La distance précisée pour le filtrage est déduite du tableau d'évolution de
la capacité de couplage avec la distance. La distance au-delà de laquelle la capacité de couplage est divisée par 5 est la distance de filtrage. Pour son évaluation, nous nous plaçons dans
une configuration de couplage type, c’est-à-dire avec un métal croisant à 90° un métal supé-
185
rieur et métal inférieur, nous utilisons les abaques issus du logiciel "C_Param" que nous avons
développé.
Capacité (aF/µm)
Configuration de
couplage
standard
Capacité de
diaphonie C12
d=0.4µm
Capacité de
masse C10
d=3 µm
Couplage limite
Figure VI.15 : Filtrage de la capacité de couplage (0.35µm)
Nous effectuons le calcul des capacités de couplage latéral pour chaque niveau de métal,
comme indiqué ci-dessous, avec en paramètre la distance limite au delà de laquelle le couplage est ignoré.
Nous effectuons le calcul des capacités de croisement de chaque niveau de métal avec son
niveau inférieur en utilisant une formule faisant intervenir la capacité surfacique de croisement Cs, la capacité de bord Cb et la capacité de coin Cc, illustrées Figure VI.16 . Les couplages metali avec metali-2 sont ici ignorés. Deux options sont proposées: soit considérer le
croisement comme une capacité vers la masse, soit considérer le croisement comme une réelle
capacité de couplage. Dans le premier cas nous ramenons le problème de croisement à un lien
avec une masse "molle", dans le second cas nous alourdissons le schéma électrique mais prenons en compte la contribution réelle de couplage diaphonique.
W1
Cb
Cs
Cc
W2
Figure VI.16 :Capacités de couplage entre deux pistes croisées
186
Où :
Cx = Cs (W1*W2)+2*Cb(W1+W2)+4*Cc
Cx = capacité total de croisement
Cs = capacité de couplage inter niveau par unité de surface
Cb = capacité linéique de bord
Cc = capacité unitaire de coin
Grâce à cette technique, nous sommes à même d'extraire les valeurs de capacité et de résistance pour toutes les interconnexions du circuit. Mais à l'extraction des lignes, s'ajoute aussi celle des transistors, nécessaire pour modéliser des fronts de monté et des charges connectés
sur les pistes. L’extraction complète du circuit correspondant à la localisation des transistors,
l’évaluation des capacités et résistances d’interconnexion, ainsi que la matrice des couplages
entre pistes est coûteuse en temps CPU pour les grands circuits. Cette méthode qui consiste à
effectuer une extraction "à plat" se trouve fortement limitée dès qu’il s’agit d’extraire le circuit de grandes puces.
4.2.2) Implémentation.
La commande d'extraction est directement accessible à tout moment depuis l'éditeur de
layout pour obtenir une estimation rapide des caractéristiques d'une interconnexion en cliquant sur le nœud choisit. La fenêtre "navigator" apparaît donnant les informations sur la longueur totale du nœud, sa capacité équivalente ainsi que sa résistance (Fig.VI.17). Chacun des
éléments parasites est détaillé pour montrer les différentes contributions sous la forme de capacité linéique, capacité de couplage, capacité de diffusion, résistance linéique, contribution
des via, et résistance du polysilicium. Dans la partie "Device", la liste de tous les transistors
connectés à la piste extraite est donnée avec le détail de leurs dimensions.
187
Capacité totale
Résistance totale
Liste et détail
des transistors
connectés à la
piste.
Longueur totale
Numéro de nœud
Détail de la
capacité
Détail de la
résistance
Figure VI.17 : Fenêtre du "navigator" donnant les informations d'une interconnexion.
4.3) Extraction des phénomènes parasites.
Les études sur la propagation et le bruit de couplage diaphonique reposent sur les valeurs
physiques R, C des interconnexions et les tailles des transistors MOS. Les nœuds critiques
peuvent alors être extraits sous forme d'une cartographie du circuit, identifiant par des niveaux
de couleur les zones à risque.
Pour éviter d'avoir des temps d'extraction il est possible de filtrer les nœuds à extraire en
définissant manuellement la longueur à partir de laquelle on estime qu'il n'y aura pas de problème de détérioration du signal. On élimine ainsi l'extraction des paramètres R et C sur les
plus petites interconnexions.
La description des étapes de la méthode est reportée en figure VI.18. Nous partons d’une
description du circuit intégré "à plat", c’est-à-dire au niveau des masques du circuit. Connaissant les paramètres électriques de la technologie employée, listés dans un fichier de règles, le
logiciel extrait le circuit complet avec la liste et tailles de MOS, interconnexion et couplages.
Les transistors connectés à la ligne sont identifiés en tant que bruiteurs ou charges.
188
Lecture de la
technologie
Lecture d’un dessin au
micron
Extraction des
interconnexions
Filtrage des longueurs
Calcul de R, Cmasse,
Ccouplage avec les plus
proches voisins
Extraction des
transistors
Extraction des drivers
coupables
Extraction du driver
victime
Mise en place du
modèle d'interconnexion
pour le délai ou le
couplage.
Figure VI.18 : Principe de l’extraction "à plat" [SIC99].
Notre méthode proposée consiste à déduire pour chaque ligne d’interconnexion, en fonction des drivers et charges associées, le délai de propagation et le bruit de couplage par des
formulations analytiques "pire cas". Sans être très précise ni très représentative du fonctionnement réel du circuit, cette approche permet de classer rapidement les interconnexions en
terme de délai et couplage, et donc de repérer les lignes à risque.
Les drivers ont un circuit électrique inconnu à priori. Leur schéma électrique peut aller du
simple inverseur à un étage complexe. Le plus simple est de ramener le circuit du driver à un
circuit simple sous forme d’un nMOS "équivalent" et d’un pMOS simple "équivalent".
L’extracteur inclut donc un algorithme de fusion des transistors N et P connectés en série ou
en parallèle. L’extraction du réseau fonctionne jusqu’à retrouver les rails d’alimentation VDD
et VSS, avec la règle qui consiste à augmenter W équivalent avec des transistors vus en parallèle, et de diminuer W équivalent avec des transistors vus en série. Les paramètres extraits
sont la taille de l'inverseur équivalent qui génère le bruit, et la résistance équivalente qui rappelle la ligne à un potentiel fixe. Les résultats de cette technique mènent aux schémas équivalents (a) pour une interconnexion seule et (b) pour deux interconnections couplées, de la figure VI.19.
189
Weq /Leq
Weq/Leq
Req
Req
Cxeq
Req
CCheq
Ceq
CCheq
Ceq
RD
CCheq
Ceq
(a)
(b)
Figure VI.19 : Extraction des paramètres de ligne pour un calcul analytique du délai de
propagation et du bruit de diaphonie
La formulation analytique que nous utilisons pour l'estimation du délai de propagation a
été proposée par C.G Lin-Hendel [LIN91] est donnée ci dessous.
t = 0.43RCeq + 0.92 RCCheq + R DC + R DCCheq ( 6.3 )
(
)
Où t est le délai de propagation (s),
R = Résistance intrinsèque de la ligne (Ω)
Ceq = Capacité totale de la ligne (F)
CCheq = capacité de charge de la ligne, équivalente à la capacité de grille de la porte en
sortie (F).
RD = Résistance equivalent du buffer d'entrée de ligne(Ω).
La capacité totale de l'interconnexion Ceq prend en compte la somme de toutes les contributions capacitives que voit la ligne à quantifier : la capacité de masse propre et les capacités
de croisement et de couplage latéral. L'avantage de cette formulation est d'être très simple et
donc facilement utilisable au sein d'un logiciel d'analyse "post-layout". De plus elle prend en
compte les éléments connectés de part et d'autre de la ligne.
Une formulation analytique approchée du bruit diaphonique est alors utilisée pour classer
les interconnexions en terme de bruit maximum induit. Nous estimons que ce bruit est
d’autant plus grand que le rapport capacité couplage/capacité substrat est favorable, et que le
rapport des tailles des MOS coupable/victime est favorable [SICA92]. La valeur limite du
bruit, pour une taille de coupable très grande et de victime très petite, vaut le rapport des capacités multiplié par VDD. D’autres formules plus précises mais plus complexes ont été proposées T. Sakurai [SAKU93] pour le calcul de l'amplitude de couplage. Dans la mesure où
nous souhaitons conduire une évaluation comparative la plus rapide possible, nous nous limiterons à l'approximation suivante :
∆V = VDD .
CX
1 + CX
( 6.4 )
où ,
CX =
C12
C1
( 6.5 )
190
avec
C12 = capacité de couplage
C1 = capacité du nœud analysé
K = constante technologique
x = (Wvictime/Lvictime) / (Wcoupable/Lcoupable)
4.4) Exemples d'application.
Nous portons notre analyse pour l'estimation du délai de propagation et l'analyse du couplage sur un circuit complexe comprenant plusieurs centaines d'interconnexions. La technologie utilisée est une technologie 0.25µm. Nous connaissons par une extraction préalable la longueur des interconnexions. Si elles sont inférieures à la valeur prédéfinie dans le filtre
(100µm) nous ne l'extrayons pas. Cette longueur peut être définie avec soin de façon à calibrer une longueur critique de propagation et de couplage.
Un exemple de circuit analysé en post-routage selon cette méthode est présenté ci-dessous
(Fig.VI.20). Les zones rouges correspondent aux connexions violant la règle de longueur critique, soit moins de 10%du nombre total d’interconnexions. Ceci ne veut pas dire pour autant
que le problème de diaphonie va se traduire par une erreur de fonctionnement. Dans la grande
majorité des cas, la distance de couplage critique a été fixée pour une configuration pire cas
très particulière : coupables très puissants, victimes très faibles, récepteur à marge de diaphonie très faible, et couplage maximal ! Il incombe alors à l’utilisateur d’analyser de manière
fine la configuration réelle de coupable afin de s’assurer que nous ne sommes pas dans le cas
qui s’avérera fatal pour la puce.
Figure VI.20 : Analyse post-routage des interconnexions violant la règle de couplage critique
191
Dans le cas de l’extraction post-routage, le filtrage peu efficace des alertes est avantageusement compensé par une simulation locale du fil posant problème. Au prix d’une extraction
ciblée et d’une simulation analogique dans le domaine temporel, l’utilisateur peut analyser en
finesse le nœud dont la longueur de couplage critique a été dépassée, afin de statuer sur une
possibilité de faute.
Le problème principal du logiciel de calcul de couplage est son efficacité relativement réduite, autant pour ce qui est du temps de calcul que de l’espace mémoire requis. Comme le
circuit est partitionné en x,y, la mémoire requise est donc m.x.y.sr, où m est le nombre de niveaux de métal, x le nombre de coordonnées horizontales, y le nombre de coordonnées verticales et la taille mémoire pour stocker une information élémentaire nécessaire au traitement,
ici un nombre décrivant le numéro du nœud électrique.
4.5) Deuxième approche.
Au lieu de se référer à une extraction complète des paramètres parasites, une alternative
consiste à utiliser les abaques de délai de propagation et le couplage. L'avantage de cette technique est de s'affranchir de l'étape correspondant à l'extraction R et C des lignes, opération
coûteuse en temps CPU. On évite par là même l'utilisation d'une formule analytique dont la
précision n'est pas garantie. Les abaques mesurées présentent donc le double avantage de ne
passer que par l'extraction des dimensions des interconnexions, et de donner des résultats calibrés sur des cas réels. Son inconvénient majeur réside dans le fait que les motifs de mise en
place des abaques sont complèxes de mise en oeuvre.
Pour la puce BLUE, notre étude s'est basée sur l'analyse de lignes de métal 3 confinées
dans un grillage en métal 2 et métal 4. Le métal 3 a été choisi car il correspond avec les niveaux 2 et 4 aux densités de routage les plus importantes, mais surtout aux longueurs de routage les plus importantes, les niveaux 5 et 6 étant en général réservés aux alimentations VDD et
VSS. D'un point de vue process de fabrication, ces trois niveaux sont équivalents. Cette équivalence se répercute sur la valeur de la résistance de ligne, mais aussi sur les valeurs de capacité, essentiellement à cause des densités de routage. En effet, si l'on considère le nombre
d'interconnexions par unité de surface [SIA97], une piste métallique ne rencontre pratiquement plus le substrat, et la capacité vers la masse tend à disparaître au profit d'un couplage
avec un plan de masse flottant. C'est pourquoi nous avons choisi de confiner les pistes étudiées dans un grillage dont l'espacement entre pistes est représentatif du nombre de croisement statistique d'une puce dans cette technologie. Nous aurions aussi pu envisager de dupliquer les motifs pour avoir des mesures de propagation et de couplage diaphonique avec plusieurs pas de routage du grillage, ce qui aurait pu nous permettre de dupliquer les abaques en
fonctions du nombre de croisements.
Nous proposons donc maintenant un organigramme basé sur l'utilisations des abaques extraites de la puce BLUE dans le but d'effectuer des estimations "post-layout" du délai et du
bruit de couplage. Cet organigramme est présenté en figure VI.21.
192
Extraction à plat des longueurs d'interconnexions.
Mise en place de filtre pour limiter le nombre
d'interconnexions à extraire
Extraction de la taille des interconnexions et des
tailles de transistors qui y sont connectés.
Extraction du délai de
propagation
Extraction du couplage
diaphonique
Lecture de ∆t dans l'abaque :
∆t = f (L, WT)
Lecture de ∆V dans l'abaque :
∆V = f (L, WT, S)
Classement par ordre de priorité
Classement par ordre de priorité
Affichage
Graphique
Figure VI.21 : Organigramme proposé pour l'analyse "post-layout".
Cette méthode de vérification post-layout fait appel à deux abaques uniquement. Le premier donne un loi d'évolution du délai en fonction de deux paramètres, L la longueur de l'interconnexion cible, et WT la taille du buffer d'attaque. Dans cette analyse nous ne prenons
volontairement pas en compte le paramètre S, espacement entre les pistes. En effet, nous pouvons considérer que la capacité totale de la ligne est constante qu'il y ait ou non des pistes
couplées. Si l'on considère les valeurs de la capacité de bord et de la capacité de couplage
[ST-98], la capacité totale de l'interconnexion reste quasi constante. L'influence sur le délai
est donc minime. Ceci a été confirmé par les mesures réalisées sur la puce BLUE où on note
une augmentation du délai de 10% entre des lignes couplées à espacement minimun et espacement double. Au delà de celle valeur d'espacement il n'y a plus de variation de délai
(Fig.IV.22). Le deuxième abaque utilisé concerne l'évolution du couplage diaphonique avec la
longueur de ligne (L), l'espacement entre piste (S) et la taille des buffers agresseurs (WT)
(Fig.VI.23).
193
300
Temps (ps)
250
S = 0.4
S = 0.8
200
S = 1.6
150
100
50
Taille du buffer en µm (L = 0.18µm)
0
0
5
10
15
20
25
30
Figure VI.22 : Evolution du délai en la taille de buffer et l'espacement entre pistes
(L=3mm)
Taille du buffer
27*0.18µm
1.6
Tension (V)
Taille du buffer
10*0.18µm
1.2
Taille du buffer
5*0.18µm
0.8
Taille du buffer
3*0.18µm
0.4
0
0.4µm
1.6µm
1.2µm
0.8µm
0.4µm
0.8µm
1.2µm
1.6µm
0.4µm
Longueur
0.8µm
m
1.2µm
µm
0µ
m
00
1.2µm
1.6µm
30
10
Espacement entre piste
0.8µm
µm
00
30
10
00
0µ
1.6µm
0.4µm
Figure VI.23 : Evolution du couplage diaphonique en fonction des longueurs de lignes, de
l'espacement entre ligne et de la taille du buffer d'attaque (pire cas).
194
V. Conclusion.
Face à la problématique des phénomènes parasites liés aux interconnexions, il devient urgent de trouver des solutions permettant de garantir la sûreté de fonctionnement des circuits
intégrés. Pour cela nous avons essayé de nous placer dans l'optique du flot de conception en
essayant de déterminer quelles étaient les étapes sur lesquelles nous pouvions agir depuis la
mise en place des règles de dessins jusqu'au circuit final. Trois étapes ont retenu notre attention.
La première est la mise en place des règles de dessin, avec l'ajout de nouvelles données
concernant les interconnexions. Les abaques mesurés peuvent être d'une grande utilité pour
fixer des combinaisons d'interconnexions et de transistors de façon à interdire toutes configurations où le délai de propagation du signal et le couplage diaphonique atteindraient des valeurs critiques.
La deuxième étape concerne les logiciels de placement et routage des circuits. Nous avons
montré qu'il était possible de trouver des méthodes de routage visant à éviter tout problème
d'intégrité de signal. Nous avons choisi d'utiliser les abaques mesurés sur la puce BLUE pour
définir les critères de routage. La technique utilisée est basée sur l'insertion de répéteurs. Bien
que perfectible, cette méthode donne la marche à suivre pour éviter de faire des calculs complexes de délai et de diaphonie au moment du placement routage.
Enfin la dernière étape de conception consiste à vérifier l'intégrité complète de la puce par
l'analyse "post-layout". Celle-ci passe en général par l'extraction des paramètre parasites, à
savoir R et C, de toutes les interconnexions du circuit, puis par une estimation rapide des délais et des bruits générés en utilisant des formulations analytiques. Pour éviter cette étape
d'extraction qui est très coûteuse en temps de calcul, nous proposons une solution qui consiste
à quantifier directement les phénomènes parasites en fonction de dimensions géométriques.
Le but de toutes ces études est de proposer des méthodes de conception de circuits microélectroniques garantissant un circuit sûr de fonctionnement.
L'utilisation d'abaques directement déduits de mesures permet de sauter les étapes d'extraction et de simulation tout en garantissant une estimation correcte des phénomènes parasites.
195
Références :
[IBM98]
Site Web : http://www.chips.ibm.com/products/interconnect/.
[DEL97]
N. Delorme, "Influence des interconnexions sur les performances des circuits intégrés silicium en Technologie Largement Submicronique", Thèse soutenue en
Nov. 1997 à Institut National Polytechnique de Grenoble
[BAK85] H.B. Bakoglu, J.D. Meindl, "Optimal Interconnection Circuits for VLSI", IEEE
Transaction on Electron Devices, Vol. ed-32, N° 5, May 1985.
[ST-M96] "HCMOS6 preliminary Design Rule Manuel, 0.35µm Five metal CMOS Process
– Digital and Analog", ST-Microelectronics, Aout 1996.
[ST-M98] "HCMOS7 preliminary Design Rule Manuel, 0.25µm Six metal CMOS Process –
Digital and Analog", ST-Microelectronics, Aout 1998.
[SYN99]
Site Internet de Synopsys présentation du dernier auto-routeur, "Flexroute" .
http://www.synopsys.com/products/tlr/tlr_ds.html.
[SIC99]
E. Sicard, "Le couplage Diaphonique dans les circuits CMOS Sub-microniques"
Habitilation à diriger des recherches soutenue à l'INSA de Toulouse, janvier 1999.
[LIN91]
C. G. Lin-Hendel, J. Loos, K.K. Thornber, "Accurate Parasitic Interconnect Modeling for High Frequency LSI/VLSI Circuit and Systems", Proceeding of 1991 International Symposium on Technlogy, Systems and Applications, PP 403-408.
[SICA92] E. Sicard, A. Rubio "Analysis of Crosstalk Interference in CMOS ICs", IEEE
Trans EMC, Vol 24 N° 2, May 92.
[SIC92]
E. Sicard, "La Micro-Electronique Simulateur en Main", TEC & DOC Lavoisier,
Language et Informatique - ISBN : 2-85206-816-8.
[SAKU93] Sakurai T. « Closed-form expressions for interconnection delay, coupling and
crosstalk in VLSIs », IEEE Transactions on Electron Devices, vol 40, n°1, pp
118-124, January 1993.
196
Conclusion
197
Les évolutions technologiques dans les circuits intégrés silicium CMOS permettent aujourd'hui l'intégration de fonctions de plus en plus complexes, à des fréquences de fonctionnement
de plus en plus grandes. Cette évolution est largement "cofinancée" par l'explosion de la micro-informatique, des multimédias et systèmes de communication pour qui les besoins sont de
plus en plus grands en terme de performances. Le marché des microprocesseurs a été longtemps moteur de la course à la réduction de dimension. Avec l'apparition de circuits pouvant
travailler à des fréquences de l'ordre du giga-Hertz, de nouveaux marchés tels que la téléphonie mobile et le traitement du signal (DSP) poussent les fabricants de circuits intégrés vers
une augmentation constante des performances.
Ces quinze dernières années ont été les témoins d'un effort constant visant l'intégration de
fonctions de plus en plus complexes. La densité d'intégration à laquelle nous sommes arrivés
commence à poser de gros problèmes d'intégrité de signal. De la technologie 0.7µm à deux
niveaux de métal, nous sommes passé à la technologie 0.18µm, six niveaux de métal en l'espace de dix ans, et les interconnexions sont aujourd'hui un facteur important de la sûreté de
fonctionnement des systèmes qu'il faut intégrer dans les étapes de conception.
Nous avons dont dans ce mémoire répertorié les phénomènes parasites liés aux interconnexions, à savoir les délais de propagation, le couplage diaphonique et les délais induits par
couplage, en présentant leurs effets et leurs évolutions face aux réductions de dimensions.
En partant de l'analyse électromagnétique des lignes métalliques dans un diélectrique, nous
avons développé un logiciel paramétrique d'extraction des paramètres capacitifs. Celui-ci intègre deux méthodes de résolution basées sur les équations de Laplace et les équations de
Green. Ce logiciel nous a servi de base pour le calcul des éléments parasites à intégrer dans la
modélisation des interconnexions. Nous avons ensuite présenté le domaine de validité et la
précision des différents modèles utilisables pour la simulation analogique, en les appliquant à
une étude sur la propagation.
Toutes ces analyses théoriques doivent être validées de façon expérimentale. La caractérisation des interconnexions en technologies CMOS est un problème délicat, lié aux très faibles
effets mis en jeux. Nous avons donc répertorié les principales méthodes de mesure existantes
quelles soient externes ou implémentées sur silicium en donnant leurs avantages et inconvénients. Plusieurs puces ont alors été réalisées de la technologie 0.7µm à la technologie 0.18µm
intégrant la méthode de mesure à échantillonnages développée à l'INSA. Les bons résultats
obtenus ont permis le transfert industriel de la technique chez ST-Micro-electronics, et INFINEON.
Ce travail s'intègre dans une problématique visant à apporter aux concepteurs des solutions
rapides, et fiables garantissant l'intégrité des systèmes intégrés. Cette vision passe par l'implémentation dans le flot de conception de règles de dessins spécifiques, par le développement
d'algorithme de placement/routage mettant en jeu des critères de fiabilité et par une analyse
"post-layout" rapide. A partir des différents résultats de mesure obtenus un ensemble d'aba-
198
ques calibrant le délai de propagation et le bruit induit par diaphonie a été élaboré et utilisé à
différents niveaux de conception. Ces techniques ont été intégrées dans le logiciel "MicroWind" pour l'analyse post-layout des délais de propagation et du bruit de couplage.
Pour parfaire ces études, il est important de prendre en compte l'influence des effets de
couplage sur les retards de propagation, phénomène qui prend de plus en plus d'importance
dans les technologies submicroniques. Des abaques spécifiques devront être mis au point pour
alimenter notre atelier logiciel, et parfaire les méthodes de conception et de diagnostic des puces.
D'autres phénomènes parasites liés aux interconnexions sont à considérer comme les fluctuations d'alimentations, les problèmes d'émission et de susceptibilités des puces. Celles-ci
sont aujourd'hui un facteur prédominant de la pollution électromagnétique, et de gros efforts
restent à faire pour prendre en compte les circuits intégrés à un niveau hiérarchique supérieur
ne négligeant pas l'environnement dans lequel ils vont travailler.
Face aux complexités grandissantes des circuits intégrés et à l'évolution rapide vers les dimensions submicroniques profond, les considérations physiques des interconnexions doivent
être ramenées le plus possible en amont du flot de conception pour garantir la sûreté de fonctionnement des systèmes. Ceci tend à dire que le nouveau challenge des interconnexions ne se
situe pas seulement au niveau du développement de nouveaux procédés de fabrication, mais
aussi au plus haut niveau des phases de conception.
199
Glossaire.
200
Glossaire des termes techniques :
MOS
Abréviation de Métal - Oxyde - Semiconducteur, désignant le transistor
élémentaire. Le MOS existe en deux versions: l'un à canal N, l'autre canal P.
LITHOGRAVURE
La plus petite dimension des motifs dessinés. Cette dimension est identifiable à la distance entre drain et source du transistor. On l’assimile
aussi à la « technologie ». Ainsi le Pentium II est fabriqué en
« technologie » 0.25µm, soit une lithogravure de 0.25µm environ.
N canal transistor Metal Oxide Semi-conductor. Transistor MOS à canal
N
P canal transistor Metal Oxide Semi-conductor. Transistor à canal P
Complementary - Metal - Oxide - Semi-conductor. C'est le nom de la
technologie utilisant des transistors MOS de canal N et de canal P.
NMOS
PMOS
CMOS
Layout
VDD
Dessin de conception des circuits électronique intégrés.
Alimentation. Sa valeur typique est 5V en technologie supérieure à 0.5
µm, 3V en 0.35µm, 2.5V en 0.25 µm. VDD ne cesse de décroître avec
l’évolution de la technologie.
VSS
Masse. Sa valeur est 0V.
Niveau 1
Niveau logique considéré comme « 1 ». Il s'agit en logique CMOS d'une
tension nettement supérieure à VDD/2.
Niveau 0
Niveau logique considéré comme « 0 ». Il s’agit en logique CMOS
d'une tension nettement inférieure à VDD/2.
Propagation
Terme incluant divers phénomènes retardant et déformant la transmission d’une information logique sur une interconnexion du circuit intégré. Une puce en 1998 intègre en moyenne 1KM d’interconnexion.
Diaphonie
Effet de couplage par proximité, lié à l’augmentation des surfaces en
regard des interconnexions. La commutation d’un signal peut entraîner
la commutation d’un autre par diaphonie dans certains cas rares mais
très dangereux.
Délai par diaphonie
Retard de propagation d’un signal lié à la commutation simultanée d’un
fil voisin proche, couplé par diaphonie. Ce retard peut atteindre rapidement 100% du retard nominal, et donc compromettre le fonctionnement
du circuit.
Di/dt
Plutôt que le courant consommé, c’est sa variation qui est préoccupante
en intégrité du signal, liée à la perte possible de tension dans les inductances présentes notamment dans les boîtiers. Un fort di/dt dans un fil
d’alimentation crée des fluctuations, émet des parasites, déclenche des
niveaux intempestifs ou compromet la synchronisation du circuit.
201
Règles de dessin
Placement
Routage
Vérification post-layout
Low K
Ensemble des règles de dessins utilisées pour la conception des circuits
intégrés. Elle sont répertoriées dans le manuel des règles de dessin, ou
"Design Rule Manual", DRM.
Etape de la conception hiérarchique consistant à disposer les portes et
cellules sur le silicium.
Etape de la conception consistant à lier les portes entre elles par des
pistes métalliques
Etape consistant à vérifier les fonctionnalités du circuit après placement
routage. Dernière étape avant la fabrication
Technique visant à réduire les effets de couplage diaphonique latéraux
en remplaçant le diélectrique « naturel » SiO2 par un diélectrique de
permittivité relative plus faible permettant de conserver le même espacement entre pistes.
sub-micronique profond
Lithogravure inférieure à 0.5 µm. Les générations 0.35 µm (1996),
0.25µm (1998) et 0.18 µm (1999) en font partie.
MM9
MOS model 9. Un modèle très performant développé dans les années
1990 par Philips. Longtemps confidentiel, il s’est imposé comme standard de base chez ST, Siemens et Philips mais tarde à acquérir le statut
de standard mondial, face à son rival le modèle BSIM3 de Berkeley.
SOI
Silicon on Insulator. Le problème est de savoir quand l’industrie microélectronique va basculer d’une technologie silicium sur substrat à celle
sur isolant. Les avantages sont alléchants : 200% de gain en rapidité,
150% de gain en surface, mais il faut tout revoir : les modèles, les techniques de dessin, le procédé de fabrication.
Front-End
La mise au point et fabrication du transistor MOS. Autrefois considérée
comme la partie noble.
Back-End
La mise au point et fabrication des interconnexions. Autrefois considérée comme anecdotique, elle est la source de toutes les peines et de
toutes les attentions.
202
Glossaire des notations physiques:
r
Er
D
r
B
r
H
ρv
r
j
ε
µ
σ
ε0
µ0
Champ électrique.
Vecteur excitation électrique (Induction électrique).
Champ Magnétique.
Vecteur d'excitation magnétique (Induction magnétique).
Distribution des densités de charge dans le volume.
Vecteur distribution de densité de courant.
Permittivité.
Perméabilité.
Conductivité.
Permittivité du vide.
Perméabilité du vide, µ0 = 1.257e-10 H/m
Φ
r
A
ω
δ
äd
δc
Potentiel scalaire du champ électrique.
k
Constante de propagation.
Profondeur de pénétration de l'effet de peau dans le silicium.
δ SI
Potentiel vecteur du champ magnétique.
Pulsation.
Angle de perte.
Angle de perte du diélectrique.
Angle de perte du conducteur.
203
Unités et Constantes Usuelles
Valeur
Nom
Notation
12
Terra
Giga
Méga
Kilo
T
G
MEG
K
Milli
Micro
Nano
Pico
Femto
Atto
M
U
N
P
F
A
10
109
106
103
100
10-3
10-6
10-9
10-12
10-15
10-18
Nom
ε0
εr SiO2
Valeur
8.85 e -14 Farad/cm
3.9 - 4.2
εr Si
εr Epoxy
εr céramique
11.8
5.0
12
k
q
µn
µp
γal
ρ al
γ cu
ρ cu
ρ tungstène (W)
ρ or (Ag)
µ0
T
1.381e-23 J/°K
1.6e-19 Coulomb
600 V.cm-2
270 V.cm-2
36.5 106 S/m
0.0277 Ω.µm
58 106 S/m
0.0172 Ω.µm
0.0530 Ω.µm
0.0220 Ω.µm
1.257e-6 H/m
300°K (27°C)
204
Description
permittivité du vide
permittivité diélectrique relative du
SiO2
permittivité diélectrique silicium
permittivité diélectrique de l’époxy
permittivité diélectrique relative d’un
boîtier céramique
Constante de bolztman
Charge de l’électron
Mobilité de l’électron dans le silicium
Mobilité du trou dans le silicium
Conductivité de l’aluminium
Résistivité de l’aluminium
Conductivité électrique du cuivre
Résistivité du cuivre
Résistivité du tungstène
Résistivité de l’or
Perméabilité du vide
Température standard d’opération
Annexes.
205
Annexes A
L'annexe suivante regroupe les informations relatives aux simulations et études menées
dans le chapitre III. Elles correspondent à l'élaboration des figures III.20 et III.21. Ces études
sont basées sur les règles technologiques suivantes :
Lithographie Lambda(λ )
(µm)
(µm)
0.7
Année
2λ
Nb de
Tension
Oxyde
niveaux d’alimentation (A)
(V)
Vt
(V)
Fichier de règles
0.4
1990
2
5.0
150
0.7
Ams08.rul
0.2
1995
5
3.3
80
0.5
Hcmos6.rul
0.15
1997
6
2.5
60
0.45
Hcmos7.rul
0.18
0.1
1999
6
2.0
45
0.40
Hcmos8.rul
0.12
0.07
2000
7
1.5
25
0.30
Hcmos9.rul
0.10
0.05
2002
7
1.2
15
0.25
Hcmos10.rul
0.07
0.04
2004
8
1.0
10
0.20
Hcmos11.rul
0.35
0.25
Tableau A.1 : Evolution des interconnexions en fonction des technologies
Les interconnexions sont dimensionnées comme l'indique la figure A.1 et reportées dans le
tableau A.2
T
W
W
W
H
Figure A.1 : Définition des paramètres géométriques des interconnexions.
206
Lithographie
(µm)
εr
(*ε0)
Fichier de règle
Al
4.0
Ams08.rul
1.0
Al
4.0
Hcmos6.rul
2.1
1.2
Al
4.0
Hcmos7.rul
0.6
1.8
1.5
0.3
0.5
1.5
1.7
7
0.2
0.4
1.2
2.0
8
0.15
0.35
0.9
2.5
Al
Al
Cu
Al
Cu
Al
Cu
Al
Cu
4.0
3.0
3.0
4.0
3.0
4.0
2.5
4.0
2.0
Hcmos8.rul
Hcmos8l3.rul
Hcmos8x.rul
Hcmos9.rul
Hcmos9x.rul
Hcmos10.rul
Hcmos10x.rul
Hcmos11.rul
Hcmos11x.rul
λ
(µm)
Nb
métaux
0.4
2
1.6
1.1
3.0
0.6
0.2
5
0.8
0.8
3.1
0.15
6
0.5
0.7
0.1
6
0.4
0.07
7
0.05
0.04
W
T
H
(µm) (µm) (µm)
T/W Cond
0.7
0.35
0.25
0.18
0.12
0.10
0.07
Tableau A.2 : Evolution des interconnexions en fonction des lithographies
Les quatre technologies utilisées pour nos études sont les suivantes:
AMS08.
HCMOS6
HCMOS8
HCMOS10
Les paramètres R, L et C ont été calculés grâce au logiciel d'analyse paramétrique présenté
dans le chapitre II, par la résolution des fonctions de Green.
Le tableau A.3 donne les valeurs trouvées par unité de longueur (µm) pour une ligne de
métal 3 (métal 2 pour la technologie AMS08) seule au dessus d'un plan de masse en métal 1
(au dessus du substrat pour la technologie AMS08).
Technologie
λ
(µm)
CG
(fF/µm)
Ll
(pH/µm)
R
(Ω
Ω /µm)
AMS08
0.4
0.0978
0.437
0.0333
HCMOS6
0.2
0.0825
0.54
0.060
HCMOS8
0.09
0.0838
0.535
0.133
HCMOS10
0.05
0.0801
0.554
0.400
Tableau A.3 : Paramètres des interconnexions pour les technologies étudiées.
Avec ces valeurs, huit types de modélisation des interconnexions ont été utilisées :
207
C pure
CRC : Modèle en Π non distribué.
CRC_d2 : Modèle en Π distribué 2 fois.
CRC_d3 : Modèle en Π distribué 3 fois.
CRLC : Modèle en Π non distribué.
CRLC_d2 : Modèle en Π distribué 2 fois
CRLC_d3 : Modèle en Π distribué 3 fois.
CRLC_d8 : Modèle en Π distribué 8 fois.
Le fichier PSPICE utilisé comporte les sous circuits correspondant à chacun de ces modèles, ainsi qu'une analyse
paramétrique basée sur la longueur de ligne(.PARAM). il est reporté ci dessous.
208
Cground2 inter1 0 {Cg_value*L/4}
Rline2 inter1 inter2 {Rvalue*L/3}
Rline3 inter2 out {Rvalue*L/3}
Cground4 out 0 {Cg_value*L/4}
.ends
interconnect's Modelisation
***************************************************************
* file store in Donald
* c:\mes documents\doc fabrice\evaluation Model\Model_line.cir
* fabrice the 10/08/1999
***************************************************************
* CRLC Line Model
*****************
.subckt Model_CRLC in out params:
Cg_value=0.0825fF,Rvalue=0.060,Lvalue=0.54p
Cground1 in 0 {Cg_value*L/2}
Rline in inter {Rvalue*L}
Lline inter out {Lvalue*L}
.ends
*********************************************************
* definition of the line parameter in HCMOS6 technology
*********************************************************
* resistivity
* Metal 3
60 mOhm
* Metal 5
50 mOhm
* distributed (2) CRLC Line Model
******************************
* Ground capacitance
* Metal 3
0.0825fF
* Metal 5
0.068fF
.subckt Model_CRLC_d2 in out params:
Rline1 in inter1 {Rvalue*L/2}
Lline1 inter1 inter2 {Lvalue*L/2}
Lline2 inter3 out {Lvalue*L/2}
.ends
* Inductance
* Metal3 0.54pH
* Metal5 0.65pH
*
* All the values are given per µm
* L must be in µm
*
******************************
*****************************
*sub-circuits descriptrion
*****************************
.ends
* C line Model
******************
.subckt Model_C in params: Cg_value=0.08556fF
Cline in 0 {Cg_value*L}
.ENDS
* CRC Line Model
*****************
.subckt Model_CRC in out params:
Cg_value=0.0825fF,Rvalue=0.060
Rline in out {Rvalue*L}
.ends
******************************
Cg_value=0.0838fF,Rvalue=0.133,Lvalue=0.535pH
* distributed (2) CRC Line Model
******************************
.subckt Model_CRC_d2 in out params:
Rline2 inter1 out {Rvalue*L/2}
.ends
* distributed (3) CRC Line Model
******************************
.subckt Model_CRC_d3 in out params:
209
.ends
*
*Inv receveur
MN5 8 7 0 0 TN W= 10U L= 0.40U
MP5 8 7 1 1 TP W= 20U L= 0.40U
*
* n-MOS Model 3 :
*
.MODEL TN NMOS LEVEL=3 VTO=0.80 KP=135.000E-6
+LD =-0.050U THETA=0.200 GAMMA=0.400
+PHI=0.700 KAPPA=0.010 VMAX=130.00K
+CGSO=200.0p CGDO=200.0p
*
* p-MOS Model 3:
*
.MODEL TP PMOS LEVEL=3 VTO=-1.10 KP=47.000E-6
+LD =-0.050U THETA=0.200 GAMMA=0.400
+PHI=0.700 KAPPA=0.010 VMAX=100.00K
+CGSO=200.0p CGDO=200.0p
*
*
*Implementation du model dans le circuit
*
*
X1 6 7 Model_CRLC_d8 params:
.param L=10
*Netlist desription
*
*
* IC Technology: HCMOS6 0.35µm – 5 Metal
*
VDD 1 0 DC 3.5
VSynchro 2 0 PULSE(0.00 5.00 0N 0.50N 0.50N 10N
22.00N)
*
* MOS devices
*
* Mise en place de la synchro
* (3 inv en serie)
*
MN1 3 2 0 0 TN W= 10U L= 0.4U
MP1 3 2 1 1 TP W= 20U L= 0.4U
MN2 4 3 0 0 TN W= 10U L= 0.4U
MP2 4 3 1 1 TP W= 20U L= 0.4U
MN3 5 4 0 0 TN
MP3 5 4 1 1 TP
*
*Inv agresseur
MN4 6 5 0 0 TN
MP4 6 5 1 1 TP
* Transient analysis
*
W= 20U L= 0.40U
W= 40U L= 0.40U
.step param L LIST 10 100 200 500 1000 2000 5000
10000L
.TRAN 0.5ps 2.00N 0n 0.5p
.PROBE
.END
W= 24.0U L= 0.40U
W= 40.0U L= 0.40U
Figure AIII.2 : Exemple de fichier SPICE utilisé pour les simulations en technologie
HCMOS6 (0.35µm)
210
Annexes B
Cette annexe présente en détail l'implémentation de la puce BLUE.
Liste des motifs :
Dans la première partie de cette annexe, nous présentons les différents motifs implémentés dans la puce BLUE
Motifs d'extraction des paramètres de transistors :
Ces motifs servent de base pour extraire les paramètres SPICE de niveau 9 pour la modélisation des transistors. La plupart de ces motifs est dédiée à des mesures statiques sous
pointes.
Nom
Détails
Pads
Description
BlueNmos4
single MOS 10x10,
10x0.25, 1*0.25, 1*10
single MOS 5x10,
10x5, 10*0.5, 100*0.25
Interne
(40*40µm)
Interne
(40*40µm)
Transistors NMOS standart
BluePmos4
single MOS 10x10,
10x0.25, 1*0.25, 1*10
Interne
(40*40µm)
Transistors PMOS standart
BluePMOSX
single MOS 5x10,
10x5, 10*0.5, 100*0.25
25x25 oxyde capa
Interne
(40*40µm)
Interne
(40*40µm)
Interne
(40*40µm)
Interne
(80*80µm)
Transistors PMOS supplémentaires
BlueNMOSX
BlueCapa
blueDiode
Transistors NMOS supplémentaires
Extraction de TOX
FRANCK
25x25 N+/P- and
P+/N- diodes
Mos en Paramétre [S]
blueDtFast
Métal 3
Externe
blueDtMedium
blueDtSlow
BLUE_4s-ext
Métal 3
Métal 3
Externe
Externe
Externe
blueCali
calibration time vs.
volt of INDY3
calibration time vs.
volt of INDY3
Externe
Analyse de bruit sur 6 Motifs de transistors
M_open , M_short, M_n10025, M_n1004,
M_n1006, M_n1008
Validation de l’oscillateur. Distance minimale
Oscillateur sur une ligne de 300µm.
Oscillateur sur une ligne de 1000µm.
Caractérisation du capteur complet.
( capteur_4s directement sur plot externe).
1er Circuit de calibration du délai
Externe
2ème Circuit de calibration du délai
Interne
Transistor NMOS de 120*0.25µm
blueCaliOsc
BLUE_N_BIG
Extraction des capacités de jonctions
(40*40µm)
BLUE_P_BIG
Interne
Transistor PMOS de 120*0.25µm
(40*40µm)
Motifs d’analyse de ligne :
Le code utilisé est le suivant : "BlueHXX_L5_S1" pour les motifs d'analyse complète des
interconnexions.
HXX: Motif commun, pistes en métal de niveau 3 avec différents pitch
211
L5: Longueur des pistes (ici 5mm)
S1: Espacement entre les pistes (ici 1 fois l'espacement minimal autorisé)
Le code utilise pour les fluctuations d’alimentation est : "BlueFluct60_L03" :
Fluct60: Mesure de la fluctuation d’alimentation, niveau métallique 6.
L03: Longueur des pistes (ici 0.3mm)
NAME
Com3_L03_S1
Com3_L1_S1
Com3_L3_S1
Com3_L10_S1
Com3_L3_S2
Com3_L3_S4
H71_L03_S1
H71_L1_S1
H71_L3_S1
H71_L10_S1
H71_L3_S2
H71_L3_S4
H72_L03_S1
H72_L1_S1
H72_L3_S1
H72_L10_S1
H72_L3_S2
H72_L3_S4
H80_L03_S1
H80_L1_S1
H80_L3_S1
H80_L10_S1
H80_L3_S2
H80_L3_S4
H81_L03_S1
H81_L1_S1
H81_L3_S1
H81_L10_S1
H81_L3_S2
H81_L3_S4
H82_L03_S1
H82_L1_S1
H82_L3_S1
H82_L10_S1
H82_L3_S2
H82_L3_S4
ComCplex1
ComCplex2
Fluct60_L03
Fluct60_L1
Fluct60_L3
STUDY
Interconnect
Interconnect
Interconnect
Interconnect
Interconnect
Interconnect
Interconnect
Interconnect
Interconnect
Interconnect
Interconnect
Interconnect
Interconnect
Interconnect
Interconnect
Interconnect
Interconnect
Interconnect
Interconnect
Interconnect
Interconnect
Interconnect
Interconnect
Interconnect
Interconnect
Interconnect
Interconnect
Interconnect
Interconnect
Interconnect
Interconnect
Interconnect
Interconnect
Interconnect
Interconnect
Interconnect
Interconnect
Interconnect
Power Fluctuation
Power Fluctuation
Power Fluctuation
PAD NAME
M3_L03_S1
M3_L1_S1
M3_L3_S1
M3_L10_S1
M3_L3_S2
M3_L3_S4
H71_L03_S1
H71_L1_S1
H71_L3_S1
H71_L10_S1
H71_L3_S2
H71_L3_S4
H72_L03_S1
H72_L1_S1
H72_L3_S1
H72_L10_S1
H72_L3_S2
H72_L3_S4
H80_L03_S1
H80_L1_S1
H80_L3_S1
H80_L10_S1
H80_L3_S2
H80_L3_S4
H81_L03_S1
H81_L1_S1
H81_L3_S1
H81_L10_S1
H81_L3_S2
H81_L3_S4
H82_L03_S1
H82_L1_S1
H82_L3_S1
H82_L10_S1
H82_L3_S2
H82_L3_S4
Cplex1
Cplex2
Fluct_L03
DESCRIPTION
Metal 3, wide =0.5µm, spacing = 0.5µm, length = 0.3mm
Metal 3, wide =0.5µm, spacing = 0.5µm, length = 1mm
Metal 3, wide =0.5µm, spacing = 1µm, length = 3mm
Metal 3, wide =0.5µm, spacing = 2µm, length = 3mm
Metal2 to metal6 from long (200µm) to short (50µm) lines
Metal2 to metal6 from short (50µm) to long (200µm) lines
Power supply fluctuation study on line = 0.3mm
Fluct_L1
Power supply fluctuation study on line = 1mm
Fluct_L3
Power supply fluctuation study on line = 3mm
212
lignes pour le mesure sous pointes paramètres [S] :
Deux types de motifs sont implémentés pour comparer les résultats obtenus par la méthode de mesure de paramètres [S] et les résultats que nous donne le capteur INDY. Pour
cela, les mêmes motifs sont déclinés sur plots sous pointes et connectés directement au capteur (externe).
Le code utilisé est le suivant : "S_m3_xxx" pour les motifs de ligne seule.
S: mesure par les paramètres S.
m3: Métal de niveau 3.
xxx: Configuration (plan de masse, grille, ..)
Le code utilisé pour les lignes couplées est : "S_XT_m3_xxx"
S: mesure par les paramètres S.
XT: Configuration de couplage.
m3: Métal de niveau 3.
xxx: Configuration (plan de masse, grille, ..)
Nom
Détails
Pads
Description
S_m3_masse
Métal 3 sur plan de
masse sur grille métallique.
interne
Ligne de métal 3 seule pour 2 configurations avec
pour chacun, 2 longueurs testées par motif (L =
0.3mm, L = 1mm)
masse sur grille métallique
interne
2 lignes de métal 3 couplées pour 2 configurations avec pour chacun 2 longueurs testées : L =
0.3mm pour le motif de base
S_m3_grid
S_XT_m3_masse
S_XT_m3_masse2
S_XT_m3_grid
L = 1mm pour le motif "1".
S_XT_m3_grid2
S_m 3_cali
Calibration
interne
Calibration des motifs de Crosstalk métal 3
M 3_masse
masse sur grille métallique connectée au
capteur seul.
externe
Ligne de métal 3 seule pour 2 configurations avec
pour chacune 2 longueurs testées :
M 3_masse1
M 3_grid
L = 0.3mm pour le motif de base
L = 1mm pour le motif "1".
M3_grid1
XT_M3_masse
XT_M 3_masse1
XT_M 3_grid
Métal 3 couplé, sur
plan de masse sur
grille connectée au
capteur seul.
externe
2 lignes de métal 3 couplées pour 2 configurations avec pour chacune 2 longueurs testées : L =
0.3mm pour le motif de base
L = 1mm pour le motif "1" .
XT_M3_grid1
Liste des plots d’Entrée / Sortie
Motif de contrôle des lignes
Tous les motifs de mesure de lignes sont connectés au capteur à échantillonnage muni de
un sonde, deux sondes ou quatre sondes suivant les cas, ainsi qu’au motif de contrôle des li-
213
gnes. Il faut prévoir 21 plots communs et un "ENABLE" par motif. La liste de ces signaux
contrôle des interconnexions est donné ci-dessous.
Signal
I/O
Définition
Description
Activation agresseur 1
In
Logique
Activation de la ligne agresseur n°1 : VDD
In
Logique
In
Logique
In
Logique
Sens front agresseur
In
Logique
Choix du front actif sur les 4 lignes agresseurs
Raideur front
agresseur
In
Analogique
RESET
In
Logique
Mise à " 0 " de la bascule RS de sortie de la victime.
Sens front victime
In
Logique
Choix du front actif sur la ligne Victime
Contrôle de la pente des signaux agresseurs
Raideur front victime
In
Analogique
Contrôle de la pente de la victime
Activation victime
In
Logique
"Vplage" 2
In
Analogique
"Vanalog" 2
In
Analogique
Activation de la ligne Victime : VDD
Liste des entrées/sorties du capteur.
Plusieurs précautions sont à prendre au moment de l’implémentation de ce motif :
Toutes les tensions de contrôle de type analogique devront être protégées de façon à ne
pas subir de fluctuation venant d’autres parties du circuit. Les contrôles de tension logique
du type "ENABLE", "Sens…" ou "Activation… " sont actifs au niveau haut. Dans le cas où
ceux-ci ne seraient pas électriquement connectés, il faudrait prévoir un plot de type Pulldown, afin de les forcer au niveau bas. Le capteur est alimenté par des tensions supérieures à
Vdd (2.3V) ou inférieures à Vss (-0.6V).
Signal
I/O
Définition
Description
Enable
In
Logique
Activation d’un capteur et d’un motif d’intégrité parmi n
" Synchro"
In
Logique
Top de " Synchro" du départ de la mesure.
Sélection des
sondes
In
Logique
Sélection du début ou de la fin de la ligne (Sel=0 ⇒ début).
"Vplage"
In
analogique
"Vanalog"
In
analogique
Vdd_AOP
Vdd
Vdd
Tension d’alimentation de l’ampli-Op du capteur (3 – 3.3V)
Vss_AOP
Vss
Vss
Tension d’alimentation de l’ampli-Op du capteur (-0.6V)
Sortie 1 ou 2
Out
analogique
Résultat de la sonde 1 ou 2 suivant la commande Sélection.
Sortie 3 ou 4
Out
analogique
Résultat de la sonde 3 ou 4 suivant la commande Sélection.
214
Motifs de calibration (15 plots) :
name
Nom des plots
Définition
I/O
BLUE_4s
Enable-4s
Logique
In
(5 plots)
S1
Out
Sonde 1 du capteur
S2
Out
Sonde 2 du capteur
S3
Out
Sonde 3 du capteur
S4
Out
Sonde 4 du capteur
BLUECALI
Enable-CALI
Logique
In
(2 plots)
OSC-OUT
Analogique
Out
Infos
Activation de la cellule BLUE_4s
Activation de la calibration du délai
Sortie de la calibration du délai (freq)
(Il faudrait re-bufferiser la sortie)
DT-fast
Enable-DT
OSC_fast
Logique
(Commune)
Logique
In
Activation de toutes les cellules Dt_xxx
In
Sortie de Dt_fast
DT_medium
OSC_medium
Logique
In
Sortie de Dt_medium
DT_slow
OSC_slow
Logique
In
Sortie de Dt_slow
BLUECaliOSC
Enable_caliosc
Logique
In
Activation de la cellule BLUE_CaliOSC
Enable_antenna
Logique
In
Activation de la connexion vers l’antenne
NMOS-Big
Nbig_drain
Analogique
In
Drain du NMOS
(2 plots)
Nbig-grille
Analogique
In
Grille du NMOS
PMOS-Big
Pbig_drain
Analogique
In
Drain du PMOS
(2 plots)
Pbig-grille
Analogique
In
Grille du PMOS
Recommandations :
- Protéger l’entrée V+ de l’AOP des possibles signaux parasites environnants
- "Synchro" et BuffOut étant des fils chauds, il faut essayer de les isoler en les routant entre deux fils froids (VSS, VDD, "AlimAop" .....)
- "Vplage" et "Vanalog" doivent aussi être protégés de manière à ne pas être perturbés par une variation brusque de tension sur un fil voisin.
Remarque :
- La puce est montée sur un boîtier connecté à un PCB spécifique.
- Toutes les tensions logiques et analogiques sont commandées par soft.
- Le nombre total de plots est 144
Fichier de simulation de la puce BLUE.
Le fichier utilisé pour la puce BLUE est un fichier SPICE générique pour toutes les configurations. Il intègre plusieurs sous-circuits pour la modélisation des lignes, sous la forme
de modèle C, CRC et CRLC. Ce sous-circuit utilise la configuration suivante:
215
C35
C13
1
2
3
C12
C1
4
C23
C2
5
C34
C3
C45
C5
C4
Les capacités ont été calculées avec le logiciel 3D d'extraction des paramètres que nous
avons développé d'après la configuration suivante:
5.0µm
12.0µm
Les résultats des motifs mesurés sont reportés dans le tableau suivant :
(fF/10µm)
C1
C2
C3
C4
C5
C12
C23
C34
C45
H70
0.679
0.4345
0.455
0.4345
0.679
0.653
0.633
0.633
0.653
H80
0.624
0.3803
0.4078
0.3803
0.624
0.7646
0.7387
0.7387
0.7646
H81
0.643
0.3806
0.4097
0.3806
0.643
0.933
0.9055
0.9055
0.933
H82
0.603
0.379
0.406
0.379
0.603
0.642
0.617
0.617
0.642
C13
C35
0.04
0.04
0.0492
0.0492
0.0495
0.0495
0.049
0.049
216
Le ficher HSPICE générique utilisé pour la simulation des motifs de BLUE est le suivant
:
***************************************************************************
* Simulation du motif 5 lignes de BLUE (R, RC, RLC)
*
*
*
* Model MOS level 3 fité pour 0.18 simulation
*
*
*
* Analyse parametrique: la longueur de ligne (300, 1000, 3000,
10000 um) *
* Option: Changement de techno, changement de modele
*
*
*
*
*
*
* Auteur: fabrice
*
* Date: 08 sept 1999
*
* Nom du fichier intercoSIMU.e
*
*
*
***************************************************************************
VN4 N4 GND PWL 0N 2 7N 2 7.05N 0 10N 0
Vvict vict GND PWL 0N 0 1N 0 1.05N 2 3N 2 3.05N 0 5N 0 5.05N 2
10N 2
Vrise rise GND DC 0
Valim VDD GND DC 2
.global VDD
*subcircuit | original parameter set ( modele level2 de Hspice fitte)
*
.MODEL nmos NMOS LEVEL=3
+ vto =0.45
+ uo =500
+ tox =47
+ ld =0.01u
+ theta=0.3
+ gamma=0.4
+ kappa=0.01
+ vmax =100k
+ pb =0.7
+ eta =0.01
+ nsub =9E16
+ Kp =400u
*+ js =0.1M
*+ Xj =0.5u
*+ NFS =1E11
*+ NSS =2E10
*+ RSH =80
*+ CJ =0.3M
*+ MJ =0.05
*+ cjsw =0.1n mjsw=0.3 acm=2 capop=4
* Valeurs des parametres pour H81
* Valeurs des parametres pour COM3
.param CG1fpum=0.0679f
.param CG2fpum=0.0435f
.param CXfpum=0.065f
.param Ropum=0.105
.param Lppum=0.5n
* Valeurs des parametres pour H80
*.param CG1fpum=0.624
*.param CXfpum=0.76
*.param Ropum=0.132
*.param Lppum=0.5
*.param CXfpum=0.933
*.param Ropum=0.109
*.param Lppum=0.5
* Longueur de lingne en parametre
.param Long=300
* Description des sous circuits
*transistor de charge de la ligne
.SUBCKT invIN in out rise
MN1 out in GND GND nmos W=32u L=0.18u
MP1 out in mid VDD pmos W=54u L=0.18u
MP2 mid rise VDD VDD pmos W=54u L=0.18u
.ends
.SUBCKT invOUT VDD in out GND
MN1 out in GND GND nmos W=2.25u L=0.18u
MP1 VDD in out VDD pmos W=2.25u L=0.18u
.ends
.MODEL pmos PMOS LEVEL=3
+ vto =-0.5e+0
+ uo =230
+ tox =47
+ ld =0.01u
+ theta=0.3
+ gamma=0.4
+ kappa=0.01
+ vmax =80k
+ pb =0.7
+ eta =0.01
+ nsub =1.8E16
+ Kp =150u
*+ js =0.1M
*+ Xj =0.5u
*+ NFS =1E11
*+ NSS =2E10
*+ RSH =80
*+ CJ =0.3M
*+ MJ =0.05
*+ cjsw =0.1n mjsw=0.3 acm=2 capop=4
.SUBCKT ModC IN1 IN2 INvict IN3 IN4 OUT1 OUT2 OUTvict OUT3
OUT4
* Ligne coupable 1
CGin1 IN1 GND `CG1fpum*Long'
CXin12 IN1 IN2 `CXfpum*Long'
R1 IN1 OUT1 0.0001
* Ligne coupable 2
CXin2vic IN2 INvict `CXfpum*Long'
R2 IN2 OUT2 0.0001
* Ligne victime
CGinvic INvict GND `CG2fpum*Long'
CXinvic3 INvict IN3 `CXfpum*Long'
Rvic INvict OUTvict 0.0001
* Description des sources de tension
* Ligne coupable 3
CXin34 IN3 IN4 `CXfpum*Long'
R3 IN3 OUT3 0.0001
VN1 N1 GND PWL 0N 2 7N 2 7.05N 0 10N 0
VN2 N2 GND PWL 0N 2 7N 2 7.05N 0 10N 0
VN3 N3 GND PWL 0N 2 7N 2 7.05N 0 10N 0
* Ligne coupable 4
R4 IN4 OUT4 0.0001
217
.ends
.ends
* Appel des sous circuits correspondants aux inverseurs d'attaque
X1 N1 IN1 rise invIN
X3 vict INvict rise invIN
.SUBCKT ModCRC IN1 IN2 INvict IN3 IN4 OUT1 OUT2 OUTvict
OUT3 OUT4
* Ligne coupable 1
R1 IN1 OUT1 `Ropum*Long'
CGin1 IN1 GND `CG1fpum*Long/2'
CGout1 OUT1 GND `CG1fpum*Long/2'
CXin12 IN1 IN2 `CXfpum*Long/2'
CXout12 OUT1 OUT2 `CXfpum*Long/2'
* Choix du modele
* Appel des sous circuits correspondants au modele C
X6 IN1 IN2 INvict IN3 IN4 OUT1 OUT2 OUTvict OUT3 OUT4 ModC
* Appel des sous circuits correspondants au modele CRC
*X7 IN1 IN2 INvict IN3 IN4 OUT1 OUT2 OUTvict OUT3 OUT4
ModCRC
* Ligne coupable 2
CXin2vic IN2 INvict `CXfpum*Long/2'
CXout2vic OUT2 OUTvict `CXfpum*Long/2'
* Appel des sous circuits correspondants au modele CRLC
*X8 IN1 IN2 INvict IN3 IN4 OUT1 OUT2 OUTvict OUT3 OUT4
ModCRLC
* Ligne victime
Rvic INvict OUTvict `Ropum*Long'
CGinvic INvict GND `CG2fpum*Long/2'
CGoutvic OUTvict GND `CG2fpum*Long/2'
CXinvic3 INvict IN3 `CXfpum*Long/2'
CXoutvic3 OUTvict OUT3 `CXfpum*Long/2'
* Appel des sous circuits correspondants aux inverseurs de charge
X9 VDD OUT1 OUTinv1 GND invOUT
X11 VDD OUTvict OutinvVict GND invOUT
* Ligne coupable 3
* Analyse demandee
.tran 2p 10n 0.02p
.options post
.alter
.param Long=1000
.alter
.param Long=3000
.alter
.param Long=10000
* Ligne coupable 4
.ends
.end
.SUBCKT ModCRLC IN1 IN2 INvict IN3 IN4 OUT1 OUT2 OUTvict
OUT3 OUT4
* Ligne coupable 1
R1 IN1 mid1 `Ropum*Long'
L1 mid1 OUT1 `Lppum*Long'
* Ligne coupable 2
CXin2vic IN2 INvict `CXfpum*Long/2'
CXout2vic OUT2 OUTvict `CXfpum*Long/2'
* Ligne victime
Rvic INvict midvict `Ropum*Long'
Lvict midvict OUTvict `Lppum*Long'
CGinvic INvict GND `CG2fpum*Long/2'
CGoutvic OUTvict GND `CG2fpum*Long/2'
CXinvic3 INvict IN3 `CXfpum*Long/2'
CXoutvic3 OUTvict OUT3 `CXfpum*Long/2'
* Ligne coupable 3
* Ligne coupable 4
218
219

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