Version compacte - La page perso de philippe laporte

Quelles sont les principales caractéristiques
dimensionnelles d'un transistor ?
Quelle est l'évolution des caractéristiques
dimensionnelles des transistors ?
Évolution des règles de dessin
Lg
W
Hox
Xj
: longueur de grille
: largeur de grille
: épaisseur de l'oxyde de grille
: profondeur de la jonction
source/substrat ou drain substrat
Oxyde
Année
Lg(µm)
Source
Lg
N+
1983
2
1989
0,8
1992
0,5
1995
0,35
1998
0,25
2001
0,18
2004
0,12
Tous les 3 ans :
- division par 1,4 de la longueur de grille
- division par 2 de la surface d'un transistor
- multiplication par 2 de la densité d'intégration
- multiplication par 3 du nombre de transistors par circuit
Source Canal
Exemple :
- capacité parasite entre grille source
- résistance parasite entre source et canal
Ph.LAPORTE
Élaboration des Circuits Intégrés
Ph.LAPORTE
Élaboration des Circuits Intégrés
Quelle est l'évolution des autres caractéristiques
dimensionnelles des transistors ?
Réduction de l'épaisseur d'oxyde de grille
Réduction de la profondeur de jonction
Réduction de la longueur de grille
1986
1,2
Xj
Si P
Les résistances ou capacités parasites
1980
2,5
Hox
N+
+
Réduction de la longueur de grille
W
Grille
Pourquoi la réduction des dimensions horizontales
entraîne-t-elle une réduction des dimensions verticales ?
Réduction des dimensions horizontales
d'un transistor
Vt
∆Vt
N+
N+
∆Lg
Lg
Si P
Année
Lg(µm)
Hox (nm)
Xj (µm)
1980
2,5
70
0,6
1983
2
45
0,5
1986
1,2
25
0,3
1989
0,8
18
0,2
1992
0,5
12
0,15
1995
0,35
8
0,12
1998
0,25
6
0,10
2001
0,18
4,5
0,08
2004
0,12
3,5
0,05
sans réduction
des dimensions verticales
N+
EFFET
CANAL COURT
N+
Si P
avec réduction
des dimensions verticales
Vt
∆Vt=0
Maigrissement du transistor
N+
N+
Si P
Ph.LAPORTE
Élaboration des Circuits Intégrés
Ph.LAPORTE
Élaboration des Circuits Intégrés
∆Lg
Lg
Quels sont les éléments importants dans la
construction d'un transistor ?
Qu'est-ce que le vieillissement d'un transistor ?
Augmentation
champ électrique
dans le canal
Réduction
3
Architecture
grille
GRILLE
longueur de grille
E = V/Lg
Exemple : si V constante = 5 Volt et construction traditionnelle
Année
Lg(µm)
E (V/µm)
CANAL
N+
1983
2
2,5
1986
1,2
4,2
1989
0,8
6,2
1992
0,5
10,0
1995
0,35
14,3
Architecture
drain/source
2
Architecture
canal
Augmentation
de l'énergie des porteurs
dans le canal
Ph.LAPORTE
Élaboration des Circuits Intégrés
Vieillissement transistors lié à l'augmentation du champ électrique
E = V/Lg
Réduction du champ électrique et de l'énergie des porteurs
N+
N+
Si P
2. Réduire la tension d'alimentation
La structure DDD
N
Si P
N+
Structures
DDD
LDD
LATID
Taux de dopage
DDD : Doubly Doped Drain
Phosphore = Impureté "légère"
-> Diffusion plus importante que l'Arsenic
Construction DDD
double implantation Phosphore puis Arsenic
1. Formation de la grille
N
2004
0,12
41,7
Ph.LAPORTE
Élaboration des Circuits Intégrés
Comment réduire le vieillissement des
transistors ?
N+
2001
0,18
27,8
Modification progressive
des caractéristiques
oxyde de grille
=
VIEILLISSEMENT
du
transistor
Injection porteurs dans l'oxyde de grille
1. Augmenter "artificiellement" la longueur
entre les régions N+
1998
0,25
20,0
N+
DRAIN
SOURCE
Si P
1
1980
2,5
2,0
type P
Arsenic
2. Implantation de phosphore
type N
type N
type P
Jonctions graduelles
(zones moins dopées)
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Élaboration des Circuits Intégrés
Phosphore
Profondeur de diffusion
Ph.LAPORTE
Élaboration des Circuits Intégrés
3. Implantation d'arsenic
type N
type N
type P
La structure LDD
La structure LATID
LDD : Low Doped Drain
1. Formation de la grille
LATID : LArge Tilt Implanted Drain
2. Implantation de Phosphore
dose de qq 10e13 at/cm²
N-
P
3. Formation d'un espaceur
en SiO2
N-
N-
Structure LDD
améliorée par
implantation oblique
N-
N+
N-
N-
Réduction
de l'injection de porteurs
dans l'oxyde de grille
N+
Zone implantée en oblique
4. Implantation d'Arsenic
dose de qq 10e15 at/cm²
Réduction vieillissement des transistors
N+
N-
NXj2
N+
Xj1
Ph.LAPORTE
Élaboration des Circuits Intégrés
Ph.LAPORTE
Élaboration des Circuits Intégrés
Comparaison des structures Source-Drain
La réduction de la tension d'alimentation
Évolution du champ électrique dans le canal
Structure
Avantages
Inconvénients
N+
N+
N+
N-
N-
N+
Technologie simple
à mettre en oeuvre
- Possibilité de construire des jonctions fines
sous la grille (Xj1), profils graduels
- Plus grande liberté dans la construction
de la zone N+ (Xj2>Xj1)
- Profondeur de jonction
Xj élevée
> Risque de non respect
des règles
de maigrissement
- Augmentation du nombre d'étapes
- Nécessité de maîtriser la formation de
l'espaceur
- Augmentation des résistances parasites
entre source et canal et drain et canal
N+
N-
N-
N+
- Possibilité de construire des jonctions fines
sous la grille
- Bonne symétrie des caractéristiques
- Réduction du vieillissement
Année
1980
Lg(µm)
2,5
E (V/µm) 5V
2,0
3,3V
2,5V
1,5V
1983
2
2,5
1986
1,2
4,2
1989
0,8
6,2
1992
0,5
10,0
6,6
1995
0,35
14,3
9,4
2001
0,18
27,8
18,3
13,9
2004
0,12
41,7
27,5
20,8
12,5
Évolution de la construction source-drain
- Nécessité de disposer d'un implanteur
de génération nouvelle
Structure
Conventionnelle
DDD
LDD
LATID
Évolutions possibles
amélioration des propriétés conductrices des zones > implantation doses élevées (10e14 at/cm²)
réduction de la profondeur de jonction > utilisation d'ions lourds (Arsenic)
Ph.LAPORTE
Élaboration des Circuits Intégrés
1998
0,25
20,0
13,2
10,0
Réduction du vieillissement
Ph.LAPORTE
Élaboration des Circuits Intégrés
Nouvelles structures
L'architecture canal du transistor
Qu'est-ce que le perçage ?
Intérêt du dopage canal
Canal d'inversion
N+
Contrôle de la dose de dopage
quelle que soit la "qualité"
du substrat
Contrôle de la tension de seuil
Type P
Si P
Éviter le perçage
entre source et drain
N+
Passage de courant parasite dans le substrat
=
courant de perçage
Vt
Fonction de :
Limitation du courant de perçage
• la tension de drain
• la longueur de la grille
• la construction de la source, du drain et du canal
• élévation de la hauteur de barrière entre
source et drain par dopage élevé du canal
Lg
Ph.LAPORTE
Élaboration des Circuits Intégrés
Ph.LAPORTE
Élaboration des Circuits Intégrés
Une autre construction de canal :
L'implantation de poche de sur dopage
Comment construire le canal ?
exemple de profil N(x) en 0,35µ
Critères d'optimisation du profil de dopage :
• tension de seuil correcte
: Vt < Valim/3
• réduction des risques de perçage
: Nx
• augmentation du courant maximum : Nx
• réduction des capacités parasites
source/canal et drain/canal
: Nx
Dopage faible à l'interface
1. Implantation ionique pour doper la région du canal
N
P-
10e18
10e17
2. Formation de l'oxyde de grille et de la grille
P-
10e16
oxyde de grille / silicium
augmentation mobilité porteurs
Courant élevé
Silicium
x
x'
3. Implantation ionique auto-alignée par le grille de Bore
P-
P
COMPROMIS
entre ces différents critères
N+
Dopage élevé à
x=Xj/2
Ph.LAPORTE
Élaboration des Circuits Intégrés
N
N
x
N+
Dopage faible
en volume
4. Formation des régions LDD
N
P
P-
P
N
P
6. Formation des espaceurs et des régions N+ source et drain
Ph.LAPORTE
Élaboration des Circuits Intégrés
N+
N
P
P-
N
P
N+
Quelles évolutions possibles pour la
construction du canal ?
Les architectures du futur
Contrôle des taux et profondeurs de dopage
> Utilisation d'ions lourds
• N MOS
Bore
• P MOS
Phosphore
Année
1970
Lg(µm)
53
3,5
Dopage Par diffusion
canal
>
>
•
•
Technologie FDSOI pour logique haute performance à VDD faible
FinFET
Indium
Arsenic, Antimoine
1995
***
***
***
0,35
Par implantation classique
ion léger : B Ph
1998
2001
2004
0,25
0,18
0,12
Introduction d'ions
lourds As Sb
autre construction
> Profils de dopage de plus en plus abrupts
N
N
x
N
x
N
x
K. Cheng et al, IEDM 2009
x
Ph.LAPORTE
Élaboration des Circuits Intégrés
Vision du futur
•
•
•
•
Pas de dopage canal, Pas d’implantaion de poches
HighK / Grille Métal
Procédé Source/Drain surélevés
Substrat SOI ultra-fin pour SOC
Ph.LAPORTE
Élaboration des Circuits Intégrés
La vision d’Intel
L’électrostatique, les contrainte et la consommation : les clé de l’amaigrissements
28nm
20nm
14nm
11nm
8nm
•
FDSOI réduction assurée jusqu’à LG~14nm avec UTBOX
•
FinFET et FDSOI vont converger vers les structure filaires
Ph.LAPORTE
Élaboration des Circuits Intégrés
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Élaboration des Circuits Intégrés