TD 1: Architecture des ordinateurs

Département Réseau et Télécom - 1ère Année- TD 1
Architecture des ordinateurs
TD 1: Architecture des ordinateurs
Damien Martin-Guillerez
IUT de Saint-Malo
5 Décembre 2007
1 Architecture générale
I Question 1 Complétez le schéma de la machine de von Neuman suivant :
I Question 2 Complétez le schéma du PC suivant :
I Question 3 Identifiez les composants sur la carte mère suivante :
1
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Architecture des ordinateurs
2 Bus
I Question 4 Bus mémoire. Calculez les taux de transferts suivants :
EDO SDRAM SDRAM PC100 SDRAM PC2100 (DDR)
Largeur du bus (bits)
32
64
64
64
Fréquence du bus (Mhz)
66
66
100
133
Taux de transfert (Mo/s)
I Question 5 Bus périphérique. Calculez les taux de transferts suivants :
AGP AGP 4x
ISA EISA PCI
Largeur du bus (bits)
16
32
32
32
32
Fréquence du bus (Mhz)
8.33 8.33 33.33 66.66
66.66
Taux de transfert (Mo/s)
3 Processeur
I Question 6 Sachant que le bus d’adresse du processeur est de 16 bits avec un alignement à l’octet,
2
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Architecture des ordinateurs
quelle est la taille de l’espace mémoire maximum que celui-ci peut adresser ? Quels solutions existent
pour adresser une plus grande zone mémoire ?
I Question 7 Où sont effectués les calculs ?
I Question 8 A quoi servent les registres suivants du processeur :
i. PC/IP (ou CO/PI)
ii. IR (ou RI)
iii. SP (ou PP)
iv. Accumulateur
I Question 9 Quel tâche réalise le séquenceur dans un processeur ? L’ordonnaceur ?
4 Mémoires
I Question 10 Quelles sont les principales différences entre la DRAM et la SRAM ? Où utilise-t-on
de la DRAM ? De la SRAM ?
I Question 11 Quelles sont les principales différences entre la RAM et la ROM ? Où utilise-t-on de
la ROM ?
I Question 12 Qu’est-ce que le shadowing ?
I Question 13 Classez les mémoires suivantes par taille, par rapidité : RAM, registres, disques durs,
cache L1, cache L2, cd-rom.
I Question 14 Quels sont les propriétés des disques RAIDs ? Comment les obtient-on ?
5 Mémoire cache
I Question 15 Pourquoi utilise-t-on des mémoires caches ?
Soit une mémoire cache de niveau L1 ayant les caractéristiques suivantes :
- 32 mots par lignes (mots de 2 octets)
- Taille de 32ko
- L1 et L2 sont inclusifs
- 4-associatifs. Remplacement LRU.
- Association par poids faible
- Taille de bus d’adresse : 32bits
I Question 16 Combien y a-t-il de lignes dans cette mémoire cache ?
I Question 17 Combien y-a-t-il de blocs associatifs dans cette mémoire cache ?
I Question 18 Si la mémoire cache de niveau L2 a une taille de 2 Mo, combien y a-t-il de blocs de
la mémoire cache L2 par bloc de la mémoire cache L1 ?
3
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Architecture des ordinateurs
I Question 19 Si la mémoire fait 1Go, combien d’adresses correspondront à un bloc du cache L1 ?
I Question 20 Dans quelles blocs du cache peut-on trouver les blocs suivants :
Adresse décimale Adresse hexadécimale Numéro de bloc décimal Numéro de bloc hexadécimal
0
00000000h
64
00000040h
640
00000280h
4096
00001000h
16364
00004000h
16448
00004040h
64000
0000FA00h
I Question 21 Si un bloc n’est pas présent en cache L1, combien de lignes de L1 aura-t-on parcouru ?
I Question 22 Quelle est la probabilité de trouver un bloc quelconque présent dans L2 dans la cache
L1 ?
- Si L1 et L2 sont des caches inclusives.
- Si L1 et L2 sont des caches exclusives.
I Question 23 Dans cet exercice, on considère qu’il n’y a que 64 blocs de cache L1.
Les quatres premiers blocs de la cache L1 sont remplis comme suit :
Bloc 0
Bloc 1
Numéro de ligne
Adresse
Compteur
Adresse
Compteur
Numéro de ligne
0
08011000h
1
0
08011040h
1
1
08011800h
0
1
08011840h
0
2
08010800h
2
2
08010840h
2
3
08010000h
3
3
08010040h
3
Numéro de ligne
0
1
2
3
Bloc 2
Adresse
08011880h
08022080h
08021080h
08020080h
Compteur
0
1
2
3
Numéro de ligne
0
1
2
3
Bloc 3
Adresse
080520C0h
080220C0h
080110C0h
080118C0h
Compteur
4
5
1
0
Les lignes d’adresses suivantes sont lues dans l’ordre : 08012000h, 08012040h, 08020080h, 080220C0h,
08012080h, 080120C0h, 080220C0h, 080520C0h, 08022080h, 08021080h, 08012800h, 08012840h, 08012880h,
080128C0h. Donnez l’état du cache après ces lectures.
4
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Bloc 0
Numéro de ligne Adresse
0
1
2
3
Numéro de ligne
0
1
2
3
Bloc 2
Adresse
Architecture des ordinateurs
Bloc 1
Numéro de ligne Adresse
0
1
2
3
Compteur
Numéro de ligne
0
1
2
3
Compteur
5
Bloc 3
Adresse
Compteur
Compteur
TD1: Architecture des ordinateurs– Correction
TD1: Architecture des ordinateurs– Correction
Damien Martin-Guillerez
IUT de Saint-Malo
5 Décembre 2007
1 Un corrigé
I Question 1
I Question 2
I
1.
2.
3.
4.
5.
6.
7.
8.
Question 3
Slots RAM (DIMM)
Socket CPU (Socket 939 pour AMD64)
Connecteur de lecteur de disquette
Connecteurs IDE
Chipset (NVIDIA nForce3 - Chipset non décomposé en NorthBridge et SouthBridge)
Slots PCI
Slot AGP
Connecteurs d’extensions (Son/LAN/USB/Parallèle/Série/Souris/Clavier)
1
TD1: Architecture des ordinateurs– Correction
I Question 4
Largeur du bus (bits)
Fréquence du bus (Mhz)
Taux de transfert (Mo/s)
EDO
32
66
266
SDRAM
64
66
533
ISA
16
8.33
16.66
EISA
32
8.33
33.33
SDRAM PC100
64
100
800
SDRAM PC2100 (DDR)
64
133
2133
I Question 5
Largeur du bus (bits)
Fréquence du bus (Mhz)
Taux de transfert (Mo/s)
I Question 6
PCI
32
33.33
133.33
AGP
32
66.66
266.66
AGP 4x
32
66.66
1066.66
216 = 65536 = 64ko
Les solutions : utiliser un offset de pagination ou augmenter la taille du bus mémoire
I Question 7
Dans l’ALU
I Question 8
i. Le Program Counter/Instruction Pointer (Comteur Ordinal/Pointeur d’instruction) pointe vers
l’instruction à éxecuter
ii. Le registre d’instruction (Instruction Register) contient l’instruction en cours d’exécution
iii. Le pointeur de pile (Stack Pointer) pointe le sommet de la pile (expliquer ce qu’est une pile).
iv. L’accumulateur stocke le résultat de l’ALU.
I Question 9 Le séquenceur exécute l’instruction en commandant les différente partie du processeur.
L’ordonnanceur réordonnance les instructions pour optimiser l’usage du processeur.
I Question 10 La DRAM (Dynamic RAM) est basée sur des condensateurs qu’il faut rafraichir
alors que la SRAM est basé des interrupteurs qu’il suffit d’alimenter. Ce temps de rafraichissement
font que la DRAM est plus lente que la SRAM mais est moins couteuse car utilise moins de transistors.
Ce sont toutes les deux des mémoires volatiles.
La SRAM plus cher mais plus rapide est utilisé dans les mémoires caches alors que la DRAM est
utilisé dans la mémoire centrale.
I Question 11 RAM est en lecture/écriture mais volatile alors la ROM est en lecture seule et nonvolatile. On utilise en générale de la ROM pour les données du BIOS pour le démarrage de la machine.
I Question 12 Il s’agit du fait de copier le contenu de la ROM en RAM pour accélérer l’accès à la
ROM qui est très lent. Il s’agit d’une technique de cache.
I Question 13 Par taille : Registres < L1 < L2 < RAM < CD < DD.
Par vitesse : Registres > L1 > L2 > RAM > DD > CD.
I Question 14 Tolérance aux pannes et rapidité obtenu par la cumulation de plusieurs disques
(parrallélisation de la lecture et de l’écriture + redondance de l’information).
2
TD1: Architecture des ordinateurs– Correction
I Question 15 Pour accélérer l’accès aux données en rapprochant les données du processeur et sur
des mémoires plus rapide mais plus coûteuse.
I Question 16
T ailleCache
32ko
=
= 512
T aille M ot × N ombre mots ligne
2 × 32
I Question 17
512
N ombre lignes
=
= 128
N ombre lignes par bloc
4
I Question 18
T aille L2
2048
=
= 64
T aille L1
32
I Question 19
1Go
T aille M em
=
= 131072
N ombre blocs × T aille mot × T aille ligne
128 × 2o × 32
I Question 20
Adresse décimale Adresse hexadécimale Numéro de bloc décimal Numéro de bloc hexadécimal
0
00000000h
0
00000000h
64
00000040h
1
00000001h
640
00000280h
10
0000000Ah
4096
00001000h
0
00000000h
00004000h
0
00000000h
16364
16448
00004040h
1
00000001h
64000
0000FA00h
104
00000068h
Il s’agit d’une division par 64 (décalage de 6 bits pour les 64 octets d’une ligne) et d’un modulo 128
(and 80h).
I Question 21
4
I Question 22
1
- L1 ⊂ L2, P = 64
= 1.56%
- L1 ∩ L2 = ∅, P = 0
I Question 23
3
TD1: Architecture des ordinateurs– Correction
Bloc 0
Numéro de ligne
Adresse
0
08011000h
1
08011800h
2
08012800h
3
08012000h
Bloc 2
Adresse
08021080h
08022080h
08012080h
08012880h
Numéro de ligne
0
1
2
3
Compteur
3
2
0
1
Bloc 1
Numéro de ligne
Adresse
0
08011040h
1
08011840h
2
08012840h
3
08012040h
Compteur
3
2
0
1
Compteur
1
2
3
0
Numéro de ligne
0
1
2
3
Bloc 3
Adresse
080120C0h
080220C0h
080520C0h
080128C0h
Compteur
3
2
1
0
4