080 - AAS - presentation_vf2

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DEVELOPPER, QUALIFIER, INDUSTRIALISER UN ASIC SPATIAL :
expériences et prospective
Alcatel Alenia Space
Une nouvelle vision de l’espace
Septembre 2006
All rights reserved © 2005, Alcatel Alenia Space
AGENDA
Page 2
Expérience ASIC analogiques et mixtes full-custom :
y
y
Les ASIC en vol
Introduction des 2 cas présentés
Pour chaque cas :
y
y
y
y
y
y
y
Le contexte projet
La technologie et son design kit
Les caractéristiques des puces développée
L’accès fonderie prototype et volumes
L’encapsulation
Les caractérisations électriques, dose cumulée et ions lourds
La qualification et l’industrialisation des modèles de vol
Axes potentiels pour la mise en place d’une filière ASIC
analogiques et mixtes spatiaux
Septembre 2006
Expérience ASIC
analogiques et mixtes full-custom
Page 3
Conception de circuits ASIC analogiques/mixtes full-custom depuis
1993, en bipolaire et CMOS.
La conception de circuit intégrés full custom permet :
y
Utilisation optimale des capacités techniques de la technologie :
– optimisation des performances et notamment du rapport
performances/puissances dissipées
– Intégration forte au niveau équipement
y
y
y
y
Septembre 2006
Maîtrise du durcissement en conception et en layout : capitalisation
des fonctions développées
Moindre dépendance des sources non européennes
Coût récurrent intéressant pour des applications à moyens ou forts
volumes / solutions utilisant plusieurs composants discrets RadHard
Accéder à des solutions alternatives (intéressantes en performances
et/ou coût) non accessibles avec des approches classiques au niveau
équipement
Expérience ASIC
Page 4
Conception de circuits ASIC analogiques/mixtes full-custom
depuis 1993, en bipolaire et CMOS :
Méthodologie conforme aux exigences des Agences :
y Simulations fonctionnelles et paramétriques, avant et après routage
y Intégration de l’expérience dans des outils de vérification et
génération automatique
Validation expérimentale sur prototypes :
y Performances, tenue aux contraintes d’environnement
y Compatibilité avec les technologies de report
Approche de conception : priorité à la réutilisation :
y Approche pire-cas pratiquée très tôt et systématiquement avant
implantation
y Conception modulaire des éléments constitutifs
y Mise en bibliothèque des IP après validation expérimentale
Septembre 2006
Expérience ASIC
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Évolution des technologies utilisées :
2
Gate size (en µm)
SPOT5
IASI
Production récurrente
TMTC
1,6
1,2
SEDHI- PLEIADES
0,8
HT
0,4
R&T
0.35µ
19
93
19
94
19
95
19
96
19
97
19
98
19
99
20
00
20
01
20
02
20
03
20
04
20
05
20
06
20
07
20
08
20
09
20
10
0
HIVAC
Instruments
Septembre 2006
TMTC
Haute tension
Expérience ASIC
Page 6
HVIDEONG
PLEIADES :
IASI :
CLBNG
ICARE
TRIM
LNR Tx/Rx
SPOT5
FAST
SB4000 :
HVIDEO
DEMONSTRATEUR MEMS :
CLB
BBC
ASBBA
Septembre 2006
SPOC
Expérience ASIC
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12 ASIC qualifiés :
y SPOT5 :
y
y
y
y

IASI :
SB4000 :
PLEIADES :
DEMONSTRATEUR MEMS :
1 ASIC
2 ASIC
4 ASIC
1 ASIC
3 ASIC
1 ASIC
2µm
0.8µm
2µm
2µm
1.2µm
0.8µm
HF2CMOS/STM
ATMEL BICMOS1-RT
HF2CMOS/STM
HF2CMOS/STM
HF3CMOS/STM
CX08H/XFAB
R&T :
y CNES : véhicule de test CMOS 0.35µm
0.35µm BICMOS6G/STM
y ESA : HIVAC/VASP (chaîne vidéo « one chip ») CMOS 0.35µm TBD
1500 à 2000 ASIC en vol d’ici à 2010
Septembre 2006
Cas 1
3 ASIC PLEIADES
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Le contexte du projet PLEIADES :
Première phase R&T SEDHI CNES : Sous-Ensemble de Détection
Hautement Intégré :
y
y
y
Sélectionner la technologie
Produire les prototypes des 3 ASIC et démontrer la faisabilité du
concept SEDHI : hybrides ICARE et HVIDEO intégrant les 3 ASIC
2000-2001
Phase B et C/D PLEIADES (successeur SPOT5) :
y
y
Septembre 2006
Développer, Qualifier et Produire les ASIC modèles de vol
2002-2006
Cas 1
3 ASIC PLEIADES
Page 9
La technologie et son design kit :
HF3CMOS de STMicroelectronics :
y
BiCMOS complémentaire 1.2µm, 2 poly, 3 métaux
Bipola ire
transistors NPN et PNP verticaux
14V
FT de 7GHz et 2,5GHz
CM OS
longueur minimum du canal 1,2 µm
7V
possibilité d ’isolation
Design Kit :
y
DK RH-BIC3 fourni par STM : Utilisation d’un sous-ensemble de
cellules dont la tenue radiation est garantie par STM :
– TID 100kRad pour la logique, no SEL at 68MeV/cm²Mmg
y
y
Septembre 2006
Adaptation du design kit par AAS pour intégrer le savoir faire en
durcissement : cellules de base, vérifications et générations de layers
CADENCE 4.3.4 (1995), COMPOSER, VIRTUOSO, DIVA,
simulations MENTOR ELDO et CADENCE PSPICE
Cas 1
3 ASIC PLEIADES
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Caractéristiques des puces développées :
Les 3 puces sont intégrées dans des circuits hybrides
ASIC
FON CTION
Circuit d’acquisition et traitement analogique de signaux
vidéo générés par détecteur CCD
CLBN G
Formatage d’impulsion et amplification de puissance
Nb de composants : 8000
Taille puce
: 39.6mm2
Dissipation
: 666mW
Nb d’E/ S
: 75
Nb de portes
FAST
Retard programmable sur 4 voies signaux logiques
TRIM
COMPLEXITE
: 2188
Taille puce
: 35.82mm2
Dissipation
: 524mW
Nb d’E/ S
: 61
Nb de portes
Taille puce
: 3400
: 29.64mm2
Dissipation (à 4.5Mhz) : 80mW
Nb d’E/ S
Septembre 2006
: 61
Cas 1
3 ASIC PLEIADES
Page 11
L’accès fonderie prototype et vol :
Fonderie prototype des 3 asics avec MPW interne STM :
y
y
Les 3 asics sont 100% fonctionnels et quasiment 100% des
performances sont conformes à la première fonderie
Amélioration de quelques performances et intégration de nouvelles
fonctionnalités pour la fonderie de vol
Fonderie vol :
y
y
y
Septembre 2006
Fonderie dédiée, les 3 ASIC dans le même réticule
2 lots fondus en 2004 et 2005
La découpe des 3 asics de tailles différentes a fait chuter le
rendement visuel (d’où nécessité d’un second lot)
Cas 1
3 ASIC PLEIADES
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Les caractérisations électriques, dose cumulée et ions lourds :
Caractérisation électriques des prototypes :
y
y
En labo AAS, avec des moyens labo classiques et Labview
Fonctionnelles et paramétriques : alimentations, températures –55 à
+125°C et pires cas
Dose cumulée :
y
y
Réalisée sur FAST uniquement car représentatif des 3 ASIC : diffusés
sur le même wafer, mêmes cellules de base (band-Gap, amplis,
digital, etc…)
Campagne réalisée par AAS, jusqu’à 20krad
Ions lourds : avec TRAD
y
Réalisés sur FAST :
– SEL free (60 MeV.cm²/mg)
– LET seuil : 41 MeV.cm²/mg pour SEU ; 13.1 MeV.cm²/mg pour SET
y
Septembre 2006
Validation délatcheur CLBNG, CLBNG SEL LET > 56 MeV.cm²/mg
Cas 1
3 ASIC PLEIADES
Page 13
L’industrialisation :
Selon spécification AAS :
y
y
Specs de tests, Specs d’approvisionnement, Plan d’assurance Qualité
Référentiel ESA ECSS-Q-60-05
Sous responsabilité STMicroelectronics :
y
y
y
y
Septembre 2006
PID Qualifié ST
Développement et validation des moyens de test wafer, en boîtier et
cartes de burn-in par un sous-traitant avec le support AAS : IDMOS et
sa filiale en Bulgarie, FABLESS.
Audit Qualité mené à Sofia avec succès conjointement avec AAS
Amélioration des procédures et moyens pour répondre aux exigences
spatiales : EWS sous hotte à flux laminaire, outils de manipulation des
wafers, nettoyage salle blanche et four de polymérisation
Cas 1
3 ASIC PLEIADES
Page 14
La qualification des puces : par IDMOS/FABLESS
Qualification de lot hybrideur : lot de 3 X 13 en CQFP 132
y
Pièces encapsulées par SAGEM Valence, selon un process
représentatif de la production hybrides
Qualification de lot fondeur : lot de 3 X 13 en CQFP 132
y
Pièces encapsulées par STMicroelectronics Rennes (Division HiRel)
Flow de qualification :
y
y
y
y
Tests initiaux à –55°C, +25°C, +125°C
Burn-In 240 heures à +125°C, Tests post-burn-in à +25°C, calcul des
dérives
Life-Test 1000 heures à +125°C, Tests intermédiaires à +25°C
Life-Test supp. 1000 heures à +125°C, Tests finaux à +25°C
2 lots qualifiés en 2006
Septembre 2006
Cas 1
3 ASIC PLEIADES
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La fabrication des puces modèles de vol :
Par STMicroelectronics :
y
y
y
y
Fonderie des wafers, PCM, SEM
Découpe des wafers
Inspection visuelle des puces MIL-STD-883 Method 2010 Cond A
Datapackage, Conditionnement et livraison
Par IDMOS/FABLESS :
y
Tests wafers
Puces livrées en 2006 couvrant les besoins du programme
PLEIADES
Septembre 2006
Cas 1
3 ASIC PLEIADES
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Synthèse des éléments importants :
Industrialisation, qualification et production sous responsabilité du
fondeur STM au travers de sa division HiRel Spatial, ce qui sécurise
le projet
Les coûts ne sont compatibles qu’avec de gros programmes
L’accès MPW interne (Coût réduit) disparaît lorsque le fondeur n’a
plus de nouveaux développements dans cette technologie
Adaptation du design kit
Difficultés liées à la fonderie multi-ASIC :
y
Approche initiale = 100% des puces processées
=> rendement visuel final inférieur aux prévisions
y
Septembre 2006
Préférer une approche sacrificielle
Cas 2
POMPE DE CHARGE + DRIVERS MEMS
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Le contexte du projet :
R&T CNES : équipement de démonstration pour évaluer en
condition réelle la fiabilité de commutateurs MEMS
y
y
y
Budget disponible pour la démonstration très limité
Sera embarqué comme passager sur un satellite
Intérêt d’intégrer dans un ASIC la génération de la haute tension et
les drivers de MEMS
– Conserver des interfaces équipements low voltage
– Apporter de la flexibilité ( programmation des niveaux, etc)
y
y
y
Septembre 2006
Concevoir, valider sur prototype et produire 6 ASIC pour l’équipement
modèle de vol
Pas de contrainte particulière concernant le niveau de qualité et de
tenue à l’environnement
Sur 2005 et 2006
Cas 2
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La technologie et son design kit :
CX08H de XFAB :
y
CMOS 0.8µm, haute tension, 2 poly, HiRes, 3 métaux
CM OS LV
longueur minimum du canal 0,8 µm
5V
possibilité d ’isolation
CM OS HV
50V
Design Kit :
y
y
y
y
Septembre 2006
fourni par XFAB
Aucune donnée radiation
Adaptation du design kit par AAS pour intégrer le savoir faire en
durcissement limitée au design et à l’extraction d’ELT MOS
CADENCE 4.4.6, COMPOSER, VIRTUOSO, DIVA, simulations
MENTOR ELDO
Cas 2
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Les caractéristiques de la puce développée :
Effort maximum de durcissement par design :
y
y
Au niveau architecture, fonctions de base et implantation
TID, ions lourds
PROGRAMME
FONCTION
SPOC
DEMONSTRATEUR
MEMS
Septembre 2006
Intègre 2 fonctions identiques comprenant chacune
1 Pompe de charge et 5 drivers de MEMS
COMPLEXITE
Nb composants
: 10074
Dont :
Nb de mos LV
: 5730
Nb de mos HV
: 494
Nb equiv portes
: 2260
2
Taille puce
: 13mm
Dissipation
: 2X15mW
Nb d’E/S
: 56
Cas 2
Page 20
L’accès fonderie prototype et volume :
Dans ce cadre démonstrateur, une seule fonderie MPW en direct
XFAB devait fournir toutes les puces nécessaires à la validation
prototype, la qualification et les modèles de vol.
y
Le challenge a été relevé, l’ASIC est 100% fonctionnel et 100%
performance au 1er run
50 puces livrées par XFAB (triées visuellement selon MIL-STD-883
Method 2010 Cond B)
L’encapsulation :
Réalisée par HCM en CQFP68 :
y
y
y
y
Septembre 2006
Réutilisation d’un boîtier standard et d’un procédé déjà qualifié
Tri visuel des puces selon MIL-STD-883 Method 2010 Cond A
Test d’arrachement puce, Test de tenue des bondings
Contrôles visuels, Petite et grosse fuite
Cas 2
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Les caractérisations électriques et dose cumulée :
Caractérisation électriques des prototypes :
y
y
y
En labo AAS, avec des moyens labo classiques
Fonctionnelle
Paramétrique : alimentation, températures de -55°C à +125°C et pires
cas
Dose cumulée :
y
y
Campagne de caractérisation prévue en 2007 par CNES
Caractérisation prévue jusqu’à 100krad, avec des paliers à 5, 10, 20,
30, 50 et 70krad et annealing final
Ions lourds : caractérisation non prévue
y
Septembre 2006
Effort maximum au niveau du layout et du design (triplication + vote
majoritaire des registres importants)
Cas 2
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L’ industrialisation, la qualification et la production ASIC MV :

Septembre 2006
Compte tenu des budgets limités, tout le test back-end a été réalisé en interne AAS,
avec des moyens de laboratoire :
y Ré-utilisation des moyens de test prototype
y Carte de burn-in spécifique 6 sockets
Préparation des pièces de qualification et MV :
y Sérialisation, Cyclage thermique, PIND Test
Qualification sur 6 ASIC en 2006 :
y Tests initiaux à –55°C, +25°C, +125°C
y Burn-In 240 heures à +125°C, Tests post-burn-in à +25°C, calcul des dérives
y Life-Test 1000 heures à +125°C, Tests intermédiaires à +25°C
y Life-Test supp. 1000 heures à +125°C, Tests finaux à +25°C
Production de 6 modèles de vol en 2006 :
y Tests initiaux à –55°C, +25°C, +125°C
y Burn-In 240 heures à +125°C, Tests post-burn-in à +25°C, calcul des dérives
y Contrôle visuel externe, stockage
Cas 2
Page 23
Synthèse des éléments importants :
Il est possible d’obtenir des composants présentant un niveau de
fiabilité compatible d’une utilisation spatiale, dans un très faible
budget, en s’appuyant sur des technologies déjà qualifiées (report
puce dans le boîtier) .
Du fait des quantités limitées à fournir :
y
y
Pas de test EWS; Pièces livrées encapsulées et non testées
Ré-utilisation des moyens de test prototype en qualification et
production
Adaptation du design kit
L’accès MPW bas coût est incontournable pour réaliser des ASIC
dans le cadre de R&T ou démonstrateur.
Septembre 2006
Axes potentiels pour la mise en place d’une
filière ASIC analogiques et mixtes spatiaux
Page 24
Constats :
L’ASIC numérique est bien couvert grâce à la standardisation des
flow de conception, à l’utilisation de matrices pré-diffusées ou mer
de portes et à l’existence d’une filière spatiale qualifiée.
Les « forts volumes » des applications spatiales correspondent à de
très faibles volumes comparés aux marché des applications sol
Les coûts fixes de fonderie augmentent au fur et à mesure que les
technologies s’affinent
Exigences du spatial :
y
y
Septembre 2006
Des fonctions hautement intégrées et de performances élevées, pour
lesquelles un effort d’ingénierie important a déjà été consenti pour des
applications sol
Des fonctions complexes sans équivalent dans les applications sol
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Lignes d’action relatives à l’accès aux technologies :
Support des agences pour qualifier des technologies identifiées
pour les besoins ASIC analogique et mixte du spatial :
y
y
Low voltage CMOS ou BiCMOS (3.3V-5V). Le 0.35µm se dégage
comme un standard pérenne sur lequel s’appuie de très forts volumes
grand public, plusieurs d’entre elles offrant des options haute tension
Avec des cellules digitales et des I/O standards SEL free et dont on
qualifiera la tenue en dose
Technologies sans contrainte d’export
Mise en place d’interfaces fondeurs et centres multi-projet
permettant l’accès à ces technologies, à travers :
y
y
y
Septembre 2006
Un accès pérenne au prototypage bas coût
Un accès faible ou très faible volume, notamment par MPW ou MLM
pour diminuer les coûts de fonderie non récurrents et rendre
compétitives une solution ASIC
Des process stabilisés
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Lignes d’action relatives au design :
Renforcer l’accès aux savoir-faire :
y
y
y
Septembre 2006
Développer les coopérations avec les centres de design et les
universités/labos pour transférer dans le domaine du spatial des
designs sol
Support des agences pour le développement de bibliothèques de
fonctions de base durcies : CAN rapides et/ou précis, CNA, fonctions
analogiques de bases, etc…, permettant de réduire les temps de
développement et les coûts sur les projets utilisateurs
Support des agences pour le développement par des centres de
design d’IP complexes durcies en partenariat avec les industriels du
spatial maîtrisant la conception et le durcissement ASIC
analogique/mixte
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Lignes d’action relatives au back-end :
Mise en place de filières :
y
Septembre 2006
De back-end haute fiabilité spatiale s’appuyant sur un réseau de
partenaires identifiés et si possible certifiés par les agences, et
adaptées aux différents volumes à traiter
Page 28
Merci pour votre attention.
Septembre 2006