Intel® Core™ Microarchitecture and Software

Dossier de recherche documentaire
Raphaël HENRY André DINGOME
Table des matières
Introduction.................................................................................................................................2
Texte source en anglais...............................................................................................................3
Glossaire anglais­français...........................................................................................................9
advanced memory prefetcher ................................................................................................9
advanced smart cache...........................................................................................................10
branch prediction..................................................................................................................11
clock frequency....................................................................................................................12
floating point........................................................................................................................13
instruction­level parallelism.................................................................................................14
memory disambiguation.......................................................................................................15
memory latency....................................................................................................................16
microarchitecture..................................................................................................................17
micro­operation....................................................................................................................18
multi­core processor.............................................................................................................19
multiple streaming................................................................................................................20
out of order execution...........................................................................................................21
speculative execution............................................................................................................22
system­bus............................................................................................................................23
Références de sources...............................................................................................................24
Centres de documentation....................................................................................................24
Sites Internet.........................................................................................................................26
Dictionnaire bilingue et glossaire spécialisés.......................................................................26
Presse spécialisée..................................................................................................................26
Conclusion.................................................................................................................................27
Annexes.....................................................................................................................................28
Article de vulgarisation........................................................................................................28
Résumé du texte de vulgarisation.........................................................................................30
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Introduction
La fin du 20 ème siècle a été marquée par le début d'une course à la fabrication de microprocesseurs de pointe. Il en résulte que nous disposons de produits informatiques performants qui se renouvellent au fil des années, d'où l'intérêt de notre étude qui se focalise sur une des technologies phare de ce domaine : la microarchitecture.
La microarchitecture d'un processeur détermine sa réalisation physique. Elle spécifie microarchitecture spécifie notamment la longueur et le nombre de pipelines, le nombre, la taille et l'associativité de la mémoire cache, l'existence de renommage de registres, d'exécution dans le désordre, de prédiction de branchement, c'est à dire qu'elle détermine donc le nombre de transistors, la consommation électrique, la fréquence de l'horloge, et finalement les performances d'un processeur.
Le microprocesseur est le composant au coeur de l'ordinateur, il effectue l'ensemble de calcul nécessaires à l'utilisation de programmes de tous les jours (traitements de texte, navigation internet, visionnage de vidéos, écoute de musique, etc). L'ordinateur personnel et l'informatique sont des outils de tous les jours, connus de tous, mais pas toujours compris. L'élaboration d'un glossaire de traduction technique dans ce domaine nous permettra de rentrer au coeur du concept afin de mieux comprendre comment fonctionne un ordinateur.
Le domaine de recherche concerne les innovations introduites par Intel avec la nouvelle génération de microprocesseur : l'architecture Core, qui permet d'intégrer plusieurs unités de calcul au sein d'un seul et même composant, pour délivrer toujours plus de capacités à l'ordinateur de bureau.
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Texte source en anglais
Inside Intel® Core™ Microarchitecture
Setting New Standards for Energy­Efficient Performance
Ofri Wechsler
Fellow, Mobility Group Director
Mobility Microprocessor Architecture
Corporation
Introduction
The Intel® Core™ microarchitecture1 is a new foundation for Intel® architecture­
based desktop, mobile, and mainstream server multi­core processors2. This state­
of­the­art multi­core optimized and power­
efficient microarchitecture is designed to deliver increased performance and performance­per­watt—thus increasing overall energy efficiency. This new microarchitecture extends the energy efficient philosophy first delivered in Intel's mobile microarchitecture found in the Intel® Pentium® M processor, and greatly enhances it with many new and leading edge microarchitectural innovations as well as existing Intel NetBurst® microarchitecture features. What’s more, it incorporates many new and significant innovations designed to optimize the power, performance, and scalability of multi­core processors. The Intel Core microarchitecture shows Intel’s continued innovation by delivering both greater energy efficiency and compute capability Page 3 de 31
required for the new workloads and usage models now making their way across computing. With its higher performance and low power, the new Intel Core microarchitecture will be the basis for many new solutions and form factors. In the home, these include higher performing, ultra­quiet, sleek and low­power computer designs, and new advances in more sophisticated, user­friendly entertainment systems. For IT, it will reduce space and electricity burdens in server data centers, as well as increase responsiveness, productivity and energy efficiency across client and server platforms. For mobile users, the Intel Core microarchitecture means greater computer performance combined with leading battery life to enable a variety of small form factors that enable worldclass computing “on the go.” Overall, its higher performance, greater energy efficiency, and more responsive multitasking will enhance user experiences in all environments—in homes, businesses, and on the go.
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Intel® Core™ Microarchitecture Design Goals
Intel continues to drive platform enhancements that increase the overall user experience. Some of these enhancements include areas such as connectivity, manageability, security, and reliability, as well as compute capability. One of the means of significantly increasing compute capability is with Intel® multi­core processors delivering greater levels of performance and performance­per­watt capabilities. The move to multi­core processing has also opened the door to many other micro­architectural innovations to continue to even further improve performance. Intel Core microarchitecture is one such state­of­the­art microarchitectural update that was designed to deliver increased performance combined with superior power efficiency. As such, Intel Core microarchitecture is focused on enhancing existing and emerging application and usage models across each platform segment, including desktop, server, and mobile.
Delivering Energy­Efficient Performance
In the microprocessor world, performance usually refers to the amount of time it takes to execute a given application or task, or the ability to run multiple applications or tasks within a given period of time. Contrary to a popular misconception, it is not clock frequency3 (GHz) alone or the number of instructions executed per clock cycle (IPC) alone that equates to performance. True performance is a combination of both clock frequency (GHz) and IPC.1 As such, performance can be computed as a product of frequency and instructions per clock cycle: This shows that the performance can be improved by increasing frequency, IPC, or possibly both. It turns out that frequency is a function of both the manufacturing process and the microarchitecture. At a given clock frequency, the IPC is a function of processor microarchitecture and the specific application being executed. Although it is not always feasible to improve both the frequency and the IPC, increasing one and holding the other close to constant with the prior generation can still achieve a significantly higher level of performance. In addition to the two Page 4 de 31
methods of increasing performance described above, it is also possible to increase performance by reducing the number of instructions that it takes to execute the specific task being measured. Single Instruction Multiple Data (SIMD) is a technique used to accomplish this. Intel first implemented 64­bit integer SIMD instructions in 1996 on the Intel® Pentium® processor with MMX™ technology and subsequently introduced 128­bit SIMD single precision floating point4, or Streaming SIMD Extensions (SSE), on the Pentium III processor and SSE2 and SSE3 extensions in subsequent generations. Another innovative technique that Intel introduced in its mobile microarchitecture is called microfusion. Intel’s microfusion combines many common micro­operations5 or micro­ops (instructions internal to the processor) into a single micro­op, such that the total number of micro­ops that need to be executed for a given task is reduced. As Intel has continued to focus on delivering capabilities that best meet customer needs, it has also become important to look at Dossier de recherche documentaire
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delivering optimal performance combined with energy efficiency—to take into account the amount of power the processor will consume to generate the performance needed for a specific task. Here power consumption is related to the dynamic capacitance (the ratio of the electrostatic charge on a conductor to the potential difference between the conductors required to maintain that charge) required to maintain IPC efficiency times the square of the voltage that the transistors and I/O buffers are supplied with times the frequency that the transistors and signals are switching at. This can be expressed as: Taking into account this power equation along with the previous performance equation, designers can carefully balance IPC efficiency and dynamic capacitance with the required voltage and frequency to optimize for performance and power efficiency. The balance of this paper will explain how Intel’s new microarchitecture delivers leadership performance and performance­per­watt using this foundation.
Intel® Core™ Microarchitecture Innovations
Intel has long been the leader in driving down power consumption in laptops. The mobile microarchitecture found in the Intel Pentium M processor and Intel®Centrino® mobile technology has consistently delivered an industry­leading combination of laptop performance, performance­per­
watt, and battery life. Intel NetBurst microarchitecture has also delivered a number of innovations enabling great performance in the desktop and server segments. Now, Intel’s new microarchitecture will combine key industry­leading elements of each of these existing microarchitectures, along with a number of new and significant performance and power innovations designed to optimize the performance, energy efficiency, and scalability of multi­core processors. Intel® Wide Dynamic Execution Dynamic execution is a combination of techniques (data flow analysis, speculative execution6, out of order execution7, and super scalar) that Intel first implemented in the P6 microarchitecture used in the Pentium Pro processor, Pentium II processor, and Pentium III processors. For Intel NetBurst microarchitecture, Intel introduced its Advanced Dynamic Execution engine, a Page 5 de 31
very deep, out­of­order speculative execution engine designed to keep the processor’s execution units executing instructions. It also featured an enhanced branch­prediction algorithm to reduce the number of branch mispredictions. Now with the Intel Core microarchitecture, Intel significantly enhances this capability with Intel Wide Dynamic Execution. It enables delivery of more instructions per clock cycle to improve execution time and energy efficiency. Every execution core is wider, allowing each core to fetch, dispatch, execute, and return up to four full instructions simultaneously. (Intel’s Mobile and Intel NetBurst microarchitectures could handle three instructions at a time.) Further efficiencies include more accurate branch prediction8, deeper instruction buffers for greater execution flexibility, and additional features to reduce execution time. One such feature for reducing execution time is macrofusion. In previous generation processors, each incoming instruction was individually decoded and executed. Macrofusion enables common instruction pairs (such as a compare followed by a conditional jump) to be combined into a single internal instruction (micro­op) during Dossier de recherche documentaire
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decoding. Two program instructions can then be executed as one micro­op, reducing the overall amount of work the processor has to do. This increases the overall number of instructions that can be run within any given period of time or reduces the amount of time to run a set number of instructions. By doing more in less time, macrofusion improves overall performance and energy efficiency .The Intel Core microarchitecture also includes an enhanced Arithmetic Logic Unit (ALU) to further facilitate macrofusion. Its single cycle execution of combined instruction pairs results in increased performance for less power. The Intel Core microarchitecture also enhances micro­op fusion—an energy­saving technique Intel first used in the Pentium M processor. In modern mainstream processors, x86 program instructions (macro­ops) are broken down into small pieces, called micro­ops, before being sent down the processor pipeline to be processed. Micro­op fusion “fuses” micro­
ops derived from the same macro­op to reduce the number of micro­ops that need to be executed. Reduction in the number of micro­ops results in more efficient scheduling and better performance at lower power. Studies have shown that microop fusion can reduce the number of micro­ops handled by the out­of­order logic by more than ten percent. With the Intel Core microarchitecture, the number of micro­ops that can be fused internally within the processor is extended. Intel® Intelligent Power Capability
Intel Intelligent Power Capability is a set of capabilities designed to reduce power consumption and design requirements. This feature manages the runtime power consumption of all the processor’s execution cores. It includes an advanced power gating capability that allows for an ultra fine­grained logic control that turns on individual processor logic subsystems only if and when they are needed. Additionally, many buses and arrays are split so that data required in some modes of operation can be put in a low power state when not needed. In the past, implementing power gating has been challenging because of the power consumed in the powering down and ramping back up, as well as the need to maintain system responsiveness when returning to full power. Through Intel Intelligent Power Capability, we’ve been able to satisfy these concerns, ensuring both significant power savings without sacrificing responsiveness. The result is excellent energy optimization enabling the Intel Core microarchitecture to deliver more energy­efficient performance for desktop PCs, mobile PCs, and servers. Intel®Advanced Smart Cache
The Intel Advanced Smart Cache9 is a multi­core optimized cache that improves performance and efficiency by increasing the probability that each execution core of a dual­core processor can access data from a higher­performance, more­efficient cache subsystem. To accomplish this, Intel shares Page 6 de 31
L2 cache between cores. To understand the advantage of this design, consider that most current multi­core implementations don’t share L2 cache among execution cores. This means when two execution cores need the same data, they each have to store it in their own L2 cache. With Intel’s shared L2 Dossier de recherche documentaire
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cache, the data only has to be stored in one place that each core can access. This better optimizes cache resources. By sharing L2 caches among each core, the Intel Advanced Smart Cache also allows each core to dynamically utilize up to 100 percent of available L2 cache. When one core has minimal cache requirements, other cores can increase their percentage of L2 cache, reducing cache misses and increasing performance. Multi­Core Optimized Cache also enables obtaining data from cache at higher throughput rates.
Intel® Smart Memory Access
Intel Smart Memory Access improves system performance by optimizing the use of the available data bandwidth from the memory subsystem and hiding the latency of memory accesses. The goal is to ensure that data can be used as quickly as possible and that this data is located as close as possible to where it’s needed to minimize latency and thus improve efficiency and speed. Intel Smart Memory Access includes an important new capability called memory disambiguation10, which increases the efficiency of out­of­order processing by providing the execution cores with the built­in intelligence to speculatively load data for instructions that are about to execute BEFORE all previous store instructions are executed. To understand how this works, we have to look at what happens in most out­of­order microprocessors. Normally when an out­of­
order microprocessor reorders instructions, it can’t reschedule loads ahead of stores because it doesn’t know if there are any data location dependencies it might be violating. Yet in many cases, loads don’t depend on a previous store and really could be loaded before, thus improving efficiency. The problem is identifying which loads are okay to load and which aren’t. Intel's memory disambiguation uses special intelligent algorithms to evaluate whether or not a load can be executed ahead of a preceding store. If it intelligently speculates that it can, then the load Page 7 de 31
instructions can be scheduled before the store instructions to enable the highest possible instruction­level parallelism11. If the speculative load ends up being valid, the processor spends less time waiting and more time processing, resulting in faster execution and more efficient use of processor resources. In the rare event that the load is invalid, Intel’s memory disambiguation has built­in intelligence to detect the conflict, reload the correct data and re­execute the instruction. In addition to memory disambiguation, Intel Smart Memory Access includes advanced prefetchers12. Prefetchers do just that
—“prefetch” memory contents before they are requested so they can be placed in cache and then readily accessed when needed. Increasing the number of loads that occur from cache versus main memory reduces memory latency13 and improves performance. To ensure data is where each execution core needs it, the Intel Core microarchitecture uses two prefetchers per L1 cache and two prefetchers per L2 cache. These prefetchers detect multiple streaming14 and strided access patterns simultaneously. This enables them to ready data in the L1 cache for “just­in­time” execution. The prefetchers for the L2 cache analyze accesses from cores to ensure that the L2 cache holds the data the cores may need in the future. Combined, the advanced prefetchers and the memory disambiguation result in improved execution throughput by Dossier de recherche documentaire
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maximizing the available system­bus15 bandwidth and hiding latency to the memory subsystem.
Intel®Advanced Digital Media Boost
The Intel Advanced Digital Media Boost is a feature that significantly improves performance when executing Streaming SIMD Extension (SSE) instructions. 128­bit SIMD integer arithmetic and 128­bit SIMD double­precision floating­point operations reduce the overall number of instructions required to execute a particular program task, and as a result can contribute to an overall performance increase. They accelerate a broad range of applications, including video, speech and image, photo processing, encryption, financial, engineering, and scientific applications. SSE instructions enhance the Intel architecture by enabling programmers to develop algorithms that can mix packed, single­precision, floating point, and integers, using both SSE and MMX instructions respectively. On many previous generation processors, 128­bit SSE, SSE2 and SSE3 instructions were executed at a sustained rate of one complete instruction every two clock cycles—for example, the lower 64 bits in one cycle and the upper 64 bits in the next. The Intel Advanced Digital Media Boost feature enables these 128­bit instructions to be completely executed at a throughput rate of one per clock cycle, effectively doubling the speed of execution for these instructions. This further adds to the overall efficiency of Intel Core microarchitecture by increasing the number of instructions handled per cycle. Intel Advanced Digital Media Boost is particularly useful when running many important multimedia operations involving graphics, video and audio, and processing other rich data sets that use SSE, SSE2 and SSE3 instructions.
Intel® Core™ Microarchitecture and Software
Intel expects that the majority of existing applications will see immediate benefits when running on processors that are based upon the Intel Core microarchitecture. For more information on software and the Intel Core microarchitecture, please visit the Intel® Software Network on the Intel Web site at www.intel.com/software.
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Glossaire anglais­français
advanced memory prefetcher12
•
catégorie syntaxique : syntagme nominal
•
Définition : “The advanced memory prefetcher can load data directly from the RAM to the core's L1 cache without needing to take a detour through the L2 cache first. Thus, the data can be loaded into the processor with a much lower latency. Simultaneously, this also results in a lower load on the L2 cache, which can instead buffer data more efficiently, in turn translating into an overall performance boost.”
•
équivalent français : prefetcher hardware
•
exemples en contexte : 1. « Introduit avec le Pentium 4 sous sa forme "Hardware", le prefetcher hardware permet de détecter les données qui sont susceptible d'être utilisée dans un futur proche, de les récupérer de la mémoire principale, et enfin de les traiter afin qu'elles soient prête à entrer dans le pipeline si besoin est. »
X86 Secret, Highly Technical Hardware Reviews
(http://www.x86­secret.com/articles/cpu/prescott/p4e­4.htm)
2. « Le prefetch hardware n’est pas une technique inédite, loin s’en faut. Elle a été inaugurée sur le Pentium III Tualatin, mais c’est surtout Netburst qui l’a fondamentalement améliorée. De fait, la différence importante entre la fréquence du processeur et celle du bus rend Netburst particulièrement sensible aux effets néfastes d’un cache miss, augmentant ainsi l’intérêt d’un prefetch performant. »
Hardware.Fr, 1er site francophone sur le Matériel PC.
(http://www.hardware.fr/articles/623­6/intel­core­2­duo­dossier.html)
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advanced smart cache9
•
catégorie syntaxique : syntagme nominal
•
Définition : “The Intel Advanced Smart Cache is a multi­core optimized cache that significantly reduces latency to frequently used data, thus improving performance and efficiency by increasing the probability that each execution core of a multi­core processor can access data from a high­performance, more efficient cache subsystem.”
Site Officiel du constructeur Intel
(http://www.intel.com/technology/architecture­silicon/core/index.htm)
•
équivalent français : cache partagé
•
exemples en contexte : 1. « A la différence des Pentium D et Athlon 64 X2, Core utilise la technique de l’Advanced Smart Cache inaugurée sur le Yonah et qui consiste à partager le cache L2 entre les deux cores d’exécution. En comparaison à un cache L2 dédié à chaque core, cette méthode présente le principal avantage de partager des données entre les deux cores, et ce sans passer par le bus mémoire. Cela réduit les accès mémoire (et les latences qui l’accompagnent) et optimise le remplissage du L2 (les redondances disparaissent). »
Hardware.Fr, 1er site francophone sur le Matériel PC.
(http://www.hardware.fr/articles/623­6/intel­core­2­duo­dossier.html)
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branch prediction8
•
catégorie syntaxique: syntagme nominal
•
Définition: “In a CPU, part of the processor tries and fetches instructions from memory before they are needed as otherwise the CPU has to wait for the instruction. This is called pre­fetching and the instructions are held in an instruction pipeline. If a branch occurs then the pipeline has to be refilled and branch prediction attempts to work out if the branch will be taken and start fetching instructions.”
About.com, site communautaire de partage de connaissances
(http://cplus.about.com/od/glossar1/g/branch.htm)
[Consulté le 2 Mai 2008]
•
équivalent français : prédiction de branchement
•
exemples en contexte :
1. « La prédiction de branchement consiste à essayer d'éviter les aléa dans un pipeline, c'est­à­dire réduire la perte de cycles induite par un branchement conditionnel. Cette prédiction se base sur un historique, et sa qualité dépend donc de la capacité à prendre en compte cet historique. »
Site officiel de l'université Louis Pasteur de Strasbourg
(http://icps.u­strasbg.fr/pco/TER10.html)
[Consulté le 2 Mai 2008]
2. « Les trois microprocesseurs étudiés utilisent des mécanismes de prédiction de branchement pour éviter de perdre tous ces cycles. La résolution du branchement n'est pas attendue pour charger les instructions suivantes, mais une prédiction est faite sur la direction du branchement et sa cible. »
Site web du projet CAPS de l'IRISA
(http://www.irisa.fr/caps/PROJECTS/TechnologicalSurvey/micro/PI­1024­
html/section2_7_5.html)
[Consulté le 2 Mai 2008]
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clock frequency3
•
catégorie syntaxique: syntagme nominal
•
Définition: “An internal timing device. Using a quartz crystal, the CPU clock breathes life into the microprocessor by feeding it a constant flow of pulses. For example, a 200 MHz CPU receives 200 million pulses per second from the clock. A 2 GHz CPU gets two billion pulses per second.”
The TechEncyclopedia, More than 20,000 IT terms
(http://www.techweb.com/encyclopedia/)
[Consulté le 9 Avril 2008]
•
équivalent français: fréquence d'horloge
•
exemples en contexte:
1. « Le processeur (noté CPU, pour Central Processing Unit) est un circuit électronique cadencé au rythme d'une horloge interne, grâce à un cristal de quartz qui, soumis à un courant électrique, envoie des impulsions, appelées « top ». La fréquence d'horloge (appelée également cycle, correspondant au nombre d'impulsions par seconde, s'exprime en Hertz (Hz). »
Comment Ça Marche ­ Communauté Informatique
(http://www.commentcamarche.net/)
[Consulté le 9 Avril 2008]
2. « Fondé sur la microarchitecture d’Intel pour l’informatique nomade, le processeur Intel Celeron M 340 se caractérise par une mémoire cache niveau 2 de 512 Ko, une fréquence d’horloge de 1,50 GHz, un bus principal à 400 Mhz et une tension de fonctionnement plus basse que le processeur Intel Celeron. »
Site Web officiel du constructeur Intel
(http://www.intel.com/corporate/europe/emea/fra/index.htm)
[Consulté le 9 Avril 2008]
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floating point4
•
catégorie syntaxique: syntagme nominal
•
Définition: "Calculations that use an exponent with numbers to indicate the location of the decimal "floating" point is known as Floating Point Arithmetic. These numbers have two parts: a mantissa and an exponent. The mantissa designates the digits in the number and the exponent designates the position of the decimal point."
Glossaire informatique du site officiel du constructeur Intel
(http://www.pentium.fr/products/glossary/index.htm)
[Consulté le 31 Mars 2008]
•
équivalent français: virgule flottante
•
exemples en contexte:
1. "Il débute par une modélisation physique en 3D et des opérations géométriques, d'éclairage et de coupe qui reposent largement sur des calculs en virgule flottante. "
Foire Aux Questions sur la Technologie AMD 3DNow!™ (http://www.amd.com/fr­fr/Processors/TechnicalResources/0,,30_182_861_1028,00.html)
[Consulté le 31 Mars 2008]
2. « La notion de calcul en virgule flottante est l’un des étalons de mesure les plus utilisés en informatique. Dans ce cas, pourquoi y revenir ? »
Site officiel du constructeur Intel
(http://www.intel.com/cd/corporate/techtrends/emea/fra/standards/324954.htm)
[Consulté le 13 Avril 2008]
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instruction­level parallelism11
•
catégorie syntaxique: syntagme nominal
•
Définition: "Abbreviated as ILP, Instruction­Level Parallelism is a measurement of the number of operations that can be performed simultaneously in a computer program. Microprocessors exploit ILP by executing multiple instructions from a single program in a single cycle." Webopedia; The only online dictionary and search engine you need for computer and Internet technology definitions.
(http://www.webopedia.com/TERM/I/Instruction_Level_Parallelism.html)
[Consulté le 25 Avril 2008]
•
équivalent français: parallélisme au niveau des instructions •
exemples en contexte: 1. "Il y a deux autres préoccupations : l'obstacle du parallélisme au niveau des instructions et celui de la mémoire."
Interview du directeur d'Intel, James Reinders; ZdNet.fr, Business et Technologies
(http://www.zdnet.fr/special/whiteboard­intel/)
[Consulté le 25 Avril 2008]
2. "Une des manières standard d’exprimer le parallélisme au niveau des instructions est d’écrire des boucles de taille petite à moyenne, d’où les compilateurs peuvent extraire des composants parallèles. Bien sûr, dans les programmes de physique des hautes énergies, nous avons des boucles d’événements mais elles sont simplement trop longues et ne sont pas « vues » par les compilateurs qui ne décortiquent généralement que les petits blocs de code d’un trait. Il en résulte que les compilateurs ne voient que des parties de code principalement séquentiel."
Interstices, sciences et technologies de l'information et de la communication
(http://interstices.inria.fr/jcms/c_29196/evolution­des­processeurs­pour­le­plus­puissant­des­
accelerateurs­de­particules)
[Consulté le 25 Avril 2008]
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memory disambiguation10
•
catégorie syntaxique : syntagme nominal
•
Définition : « Memory disambuigation is a technique for removing spurious data dependences that severely limit the compiler's freedom of code­scheduling. The mechanisms for performing memory disambiguation, implemented using digital logic inside the microprocessor core, detect true dependencies between memory operations at execution time and allow the processor to recover when a dependence has been violated.”
The ACM Portal, The premier society in computing brings you the Computer Portal.
(http://portal.acm.org/citation.cfm?id=781958)
•
équivalent français : prédicateur
•
exemples en contexte : 1. « Core a donc introduit un mécanisme spéculatif visant à prédire si une instruction de lecture est susceptible de dépendre des écritures en cours, c’est­à­dire si elle peut être traitée sans attendre. Le rôle du prédicateur est ainsi de lever les ambiguïtés, et donne son nom de Memory Disambiguation à la technique utilisée. Outre la réduction des attentes, l’intérêt de la méthode est de réduire les dépendances entre instructions, augmentant par là­même l'efficacité du moteur out­of­order. »
Hardware.Fr, 1er site francophone sur le Matériel PC.
(http://www.hardware.fr/articles/623­6/intel­core­2­duo­dossier.html)
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memory latency13
•
catégorie syntaxique : syntagme nominal
•
Définition : “In computing, memory latency is the time between initiating a request for a byte or word in memory until it is retrieved. If the data is not in the processor's cache, it takes longer to obtain them, as the processor will have to communicate with the external memory cells. Latency is therefore a fundamental measure of the speed of memory: the less the latency, the faster the reading operation”
NationMaster ­ Encyclopedia
(http://www.nationmaster.com/encyclopedia/SDRAM­latency)
•
équivalent français : latences mémoire
•
exemples en contexte : 1. « Les techniques pour réduire ou tolérer les latences mémoire sont essentielles pour atteindre des performances élevées dans les processeurs. »
CAT.INIST, 15 millions de références bibliographiques (depuis 1973) issues des collections du fonds documentaire de l'INIST/CNRS
( http://cat.inist.fr/?aModele=afficheN&cpsidt=185676) 2. « L’architecture Core introduit de nouvelles contraintes à son sous­système de cache. De fait, l’IPC élevé nécessite d’une part un sous­système de cache présentant un de taux de succès élevé, et ce afin de masquer efficacement les latences mémoire mais également un débit élevé afin de faire face à l’augmentation en demande de données qui accompagne celle de l’IPC »
Hardware.Fr, 1er site francophone sur le Matériel PC.
(http://www.hardware.fr/articles/623­6/intel­core­2­duo­dossier.html)
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microarchitecture1
• catégorie syntaxique: substantif
• Définition: « The architecture of a processor refers to the instruction set, registers, and memory­resident data structures that are public to a programmer and are maintained and enhanced from one generation of architecture to the next. »
Glossaire du site internet de Intel
(www.pentium.fr/products/glossary)
[Consulté le 19 Février 2008]
• équivalent français : microarchitecture
• exemples en contexte:
1. « Le bus principal n’est pas alimenté jusqu’à ce qu’il détecte des données entrantes en provenance du chipset. Ce système permet au processeur de consommer moins. Dans une microarchitecture conventionnelle, le bus principal est alimenté même lorsqu’il ne sert pas. »
Foire aux questions sur les processeurs Intel® Core™ Duo; site officiel du constructeur Intel
(http://www.intel.com/support/fr/processors/mobile/coreduo/sb/cs­022131.htm)
[Consulté le 19 Février 2008]
2. « Architecture QuantiSpeed™ pour des performances optimales :
Micro­architecture de processeur x86 superscalaire, en superpipeline, neuf sorties, conçue pour des performances élevées »
Information sur l'AMD Athlon™ MP, Principales caractéristiques de l'architecture
(http://www.amd.com/fr­
fr/Processors/ComputingSolutions/0,,30_288_7146_809%5E4368,00.html)
[Consulté le 18 Mars 2008]
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micro­operation5
•
catégorie syntaxique: syntagme nominal
•
Définition: “The basic set of CPU operations which are generated from machine code in microcode processors. Intel P6 processors and above have the facility for upgrading the microcode (stepping of the processor).”
Kernelnewbies, site communautaire
(http://people.nl.linux.org/ftp/pub/anoncvs/kernelnewbies/)
[Consulté le 13 Avril 2008]
•
équivalent français: micro­opération
•
exemples en contexte:
1. « Les instructions sont ensuite envoyées aux décodeurs d'instructions qui vont les convertir en micro­opérations. Il faut trois cycles et demi au Pentium Pro pour réaliser cette opération. »
Site officiel de l' Irisa, unité de recherche à la pointe des sciences et des technologies de l'information et de la communication
(http://www.irisa.fr/caps/PROJECTS/TechnologicalSurvey/micro/PI­1024­
html/section2_7_2.html)
[Consulté le 13 Avril 2008]
2. « En fonction de cette prédiction, une micro­opération supplémentaire est générée dans le pipeline, avant la génération d'adresse effective de l'instruction d'accès à la mémoire. »
Site de l'OMPI, Organisation Mondiale de la Propriété Intelectuelle
(http://www.wipo.int/pctdb/fr/ia.jsp?ia=US2006/005782)
[Consulté le 13 Avril 2008]
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multi­core processor2
•
catégorie syntaxique: syntagme nominal
•
Définition: « A multi­core processor is an integrated circuit (IC) to which two or more processors have been attached for enhanced performance, reduced power consumption, and more efficient simultaneous processing of multiple tasks. A dual core set­up is somewhat comparable to having multiple, separate processors installed in the same computer, but because the two processors are actually plugged into the same socket, the connection between them is faster. Ideally, a dual core processor is nearly twice as powerful as a single core processor. In practice, performance gains are said to be about fifty percent: a dual core processor is likely to be about one­and­a­half times as powerful as a single core processor.
Base de connaissance du site internet TechTarget, the IT media ROI expert
(http://searchdatacenter.techtarget.com/)
[Consulté le 18 Mars 2008]
•
équivalent français: processeur multi­coeurs
•
exemples en contexte:
1. « La carte GA­X38­DQ6 GIGABYTE est une plate­forme ultra performante basée sur la gestion du chipset Intel X38, du processeur multi­coeur FSB 1600MHz et du 45nm Intel. »
Fiche technique d'une carte mère GA­X38­DQ6 du constructeur Gigabyte
(http://www.gigabyte.fr/Products/Motherboard/Products_Overview.aspx?ProductID=2621)
[Consulté le 18 Mars 2008]
2. «A l'occasion de sa conférence développeur (IDF, Intel Developer Forum), Intel a confirmé qu'il développe actuellement un prototype de processeur multi­coeurs compatible avec les instructions X86. »
Article du site internet LeMondeInformatique; Tout l'info et les tendances du monde IT
(http://www.lemondeinformatique.fr/actualites/lire­idf­intel­developpe­un­super­processeur­
multi­coeur­compatible­x86­22644.html)
[Consulté le 18 Mars 2008]
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multiple streaming14
•
catégorie syntaxique : syntagme nominal
•
Définition : “MuSE is an application for the mixing, encoding, and network streaming of sound: it can mix up to 6 encoded audio bitstreams (from files or network, mp3 or ogg) plus a souncard input signal, the resulting stream can be played locally on the sound card and/or encoded at different bitrates, recorded to harddisk and/or streamed to the net.”
•
équivalent français : multiple streaming
•
exemples en contexte : 1. « Le multiple streaming, ou la capture de la video et de l'audio avec des effets 2 ou 3d sont appliqués en temps réel et exportés simultanément en analogique ou en DV, une acquisition et exportation toujours en temps réel en MPEG2 pour l'édition DVD, et c'est aussi une accélération hardware des exportations simultanées en formats VCD, SVCD, DVD et pour le WEB. »
PC Inpact – L'environnement Informatique
(http://www.pcinpact.com/forum/lofiversion/index.php/t37536.html)
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out of order execution7
•
catégorie syntaxique : syntagme nominal
•
Définition : « Processors that use multiple execution units can in theory complete the processing of instructions in the wrong order; instruction 2 can be executed before instruction 1 has completed. This flexibility improves performance since it allows execution with less "waiting" time. translating processors.”
•
équivalent français : out­of­order execution
•
exemples en contexte : 1. « Le « out­of­order (OOO) execution logic » réordonne les instructions et les répartit vers les unités de calcul. Il occupe 7 étapes du pipeline (6 à 12). »
X86 Secret, Highly Technical Hardware Reviews
(www.x86­secret.com/articles/cpu/p4/p4­3.htm)
2. “Il est à noter que l´architecture NetBurst est également capable d´exécuter les instructions dans le désordre (out of order execution). Ainsi, si par exemple la première ALU traite le calcul A = 5 x 6 et que le calcul suivant est B = A + 2; la seconde ALU ne peut rien faire dans le cas d´une exécution in order (dans l´ordre), si ce n´est attendre le résultat du calcul A. Avec un le système out of order, la deuxième ALU peut sauter ce calcul pour passer à un suivant, tous les résultats étant bien sur remis dans l´ordre à la fin. »
Hardware.Fr, 1er site francophone sur le Matériel PC.
(www.hardware.fr/articles/283­1/intel­pentium­4.htm)
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speculative execution6
•
catégorie syntaxique : syntagme nominal
•
Définition : « Speculative execution is a performance optimization. It is only useful when early execution consumes less time and space than later execution would, and the savings are enough to compensate, in the long run, for the possible wasted effort of computing a value which is never used.”
•
équivalent français : exécution spéculative
•
exemples en contexte : 1. « Le processeur cherche les interactions et dépendances qui existent entre les instructions et exécute alors les instructions auxquelles il pense avoir bientôt à faire. C'est ce que l'on appelle une exécution spéculative. »
Les Doc's de Heissler Frédéric
(http://worldserver.oleane.com/heissler/processeur/architecture/archi_05.html)
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system­bus15
•
catégorie syntaxique: syntagme nominal
•
Définition: "Connects the processor with the main memory, managing transfer of data and instructions between the two components. The Pentium® 4 processor supports Intel's highest performance desktop system bus by delivering 3.2 GB of data per second into and out of the processor ­ three times the bandwidth of previous processors. This is accomplished through a physical signaling scheme of quad pumping the data transfers over a 100­MHz clocked system bus and a buffering scheme allowing for sustained 533­MHz data transfers."
Glossaire informatique du site officiel du constructeur Intel
(http://www.intel.com/products/glossary/index.htm)
[Consulté le 25 Avril 2008]
•
équivalent français: bus système
•
exemples en contexte:
1. "On distingue généralement sur un ordinateur deux principaux bus :
le bus système (appelé aussi bus interne, en anglais internal bus ou front­side bus, noté FSB). Le bus système permet au processeur de communiquer avec la mémoire centrale du système (mémoire vive ou RAM)."
Encyclopédie informatique en ligne Comment Ca Marche
(http://www.commentcamarche.net/pc/bus.php3)
[Consulté le 25 Avril 2008]
2. "Les bus systèmes des trois microprocesseurs supportent des transactions imbriquées. C'est­à­dire que l'on n'attend pas qu'une transaction soit achevée, pour relâcher le bus. On peut ainsi occuper au maximum la bande passante du bus. Un exemple d'un tel découplage est illustré figure pour le Pentium Pro."
Site officiel de l'IRISA, Institut de Recherche en Informatique et Systèmes Aléatoires
(http://www.irisa.fr/caps/projects/TechnologicalSurvey/micro/PI­1024­
html/section2_11_3.html)
[Consulté le 25 Avril 2008]
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Références de sources
Centres de documentation
Bibliothèques spécialisées
Nom : Bibliothèque du centre Pompidou * Bibliothèque Beaubourg Adresse postale : Bibliothèque publique d'information Centre Georges Pompidou
75197 Paris CEDEX 04 Tél. Renseignements : 01.44.78.12.75 Ouverture : lundi, mercredi au vendredi : 12h­22h samedi, dimanche et jours feriés : 11h­22h Fermeture : le mardi et le 1er mai Conditions d'accés : Tous publics Nom : Institut national de recherche en informatique et en automatique / centre de recherche INRIA Paris­Rocquencourt.
Adresse postale : Institut national de recherche en informatique et en automatique. Documentation Domaine de Voluceau. Rocquencourt BP 105 78153 Le Chesnay CEDEX RER C – Versailles Chantiers
Tél. renseignements : 01.39.63.54.24
Ouverture : Du lundi au vendredi de 9h00 à 16h55
Fermeture : Jours fériés
Conditions d'accès : Réservé chercheurs,enseignants du Sup.,étudiants 3ème cycle,ingénieurs
Centres de recherche
Nom : TELECOM ParisTech (Paris). Bibliothèque scientifique et technique
Adresse postale : TELECOM ParisTech ­ Bibliothèque scientifique et technique 46, rue Barrault Pièce B 709 75634 Paris CEDEX 13
Metro Ligne 6 Station Corvisart
Tél. renseignements : 01.45.81.72.14
Ouverture : Lundi et mercredi : 8h30­18h30, mardi et jeudi : 8h30­20h30, vendredi : 8h30­18h
Fermeture : Vacances scolaires horaires réduits : 9h­12h ; 13h­17h30
Conditions d'accès : Tous publics
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Monographies
Centre de recherche INRIA Paris­Rocquencourt.
HENNESSY, John L. Computer architecture : a quantitative approach. Amsterdam ; Boston ; Heidelberg : Elsevier : Morgan Kaufmann, cop. 2007
Cote AOSTE
ISBN 0­12­370490­1
Exclu du prêt, consultable en rayon
GOOSENS, Bernard. Architecture et micro­architecture des processeurs. Paris ; Berlin ; Heidelberg [etc.] : Springer, 2002
Cote M1351
ISBN 2­287­59761­1
Disponible au prêt en rayon
NIAR, Smail. Les processeurs Itanium: programmation et optimisation. Paris : Eyrolles, DL 2005 (Paris : Impr. Jouve)
ISBN 2­212­11536­9
Cote M1380
Disponible au prêt en rayon
Bibliothèque du centre Pompidou
WYANT, Gregg. Les Microprocesseurs... : comment ça marche ? ill. : Daniel Clark ; adapt. française, texte et ill. : François Leroy et Pierre Brandeis.
ISBN 2­10­002350­0 Cote 681.33 WYA
Exclu du prêt, consultable en rayon
COHEN, Patrick. Le microprocesseur Pentium : architecture et programmation. Paris : A. Colin, impr. 1994 ISBN : 2­200­21446­4 (br.) : 250 F Cote 681.33 COH
MESSMER, Hans­Peter. Pentium et compagnie. Paris ; Reading (Mass.) ; Amsterdam [etc.] : Éd. Addison­Wesley France, 1994.
ISBN 2­87908­074­6 (br.) : 328 F
Cote 681.32 MES
Bibliothèque scientifique et technique, TELECOM ParisTech
PARHAMI, Behrooz. Computer architecture : from microprocessors to supercomputers. New York : Oxford University Press, 2005
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ISBN 0­19­515455­X
Cote 2.41 PARH
Disponible au prêt
DHARMA P. Agrawal. Advanced computer architecture : tutorial. Washington, D.C. : IEEE Computer Society Press ; Los Angeles, CA : Order from IEEE Computer Society, c1986
ISBN 0­8186­0667­3
Cote 2.41 AGRA
Disponible au prêt
STALLING, Williams. Organisation et architecture de l'ordinateur. Paris : Pearson Education , 2003
ISBN 2­7440­7007­6
Cote 2.41 STAL
Disponible au prêt
Sites Internet
CommentCaMarche.net Comment Ça Marche ­ Communauté informatique
Encyclopédie informatique en ligne [Consulté le 29 Avril 2008]
http://www.commentcamarche.net/
IRISA ­ Une unité de recherche à la pointe des sciences et des technologies de l'information et de la communication. [Consulté le 29 Avril 2008]
Institut de recherche en informatique et systèmes aléatoires.
http://www.irisa.fr/home_html
OMPI ­ Encourager la créativité et l'innovation [Consulté le 29 Avril 2008]
Organisation Mondial de la Propriété Intellectuelle http://www.wipo.int/portal/index.html.fr
Dr. Dobb's Portal – The World of Software Development [Consulté le 29 Avril 2008]
http://www.ddj.com/
INRIA ­ Institut National de Recherche en Informatique et en Automatique [Consulté le 29 Avril 2008]
http://www.inria.fr
Dictionnaire bilingue et glossaire spécialisés
Dictionnaire : COLLIN, Peter Hodgson.Dictionnaire de l'informatique : français­anglais, anglais­français : 35 000 termes et traductions ­ [Nouvelle édition revue et corrigée avec une importante mise à jour]. Paris : Maxima, cop. 2005
Glossaire : The OHIO STATE UNIVERSITY ­ Office of Information Technology [Consulté Page 26 de 31
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le 30 Avril 2008]
http://oit.osu.edu/glossary/
Presse spécialisée
L'Ordinateur Individuel, magazine mensuel français.
Science et Vie Micro, magazine mensuel français.
Dr Dobb's Journal, revue mensuelle américaine.
Micro Hebdo, revue hebdomadaire française.
01 Informatique, magazine hebdomadaire français.
PC Expert, magazine mensuel français.
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Conclusion
Au départ, nous avons rencontré des difficultés pour utiliser efficacement les ressources qu'Internet mettait à notre disposition. Un imposant travail de tri et de validation de l'information trouvées sur le web s'imposait, car ce puits de ressources contient malheureusement une quantité d'information erronées, comme par exemple une part importante de sites personnels, ou encore certains sites communautaires dont il a fallu savoir éliminer le contenu peu fiable dès le premier abord.
Nous avons surtout utilisé le moteur Google, parfois relayé par Exalead, les moteurs de recherche spécialisés dans le domaine scientifique tels que Scirus, ainsi qu'un panel de ressource documentaire en ligne comme le catalogue du Sudoc, les signets de la BNF, et les catalogues de bibliothèques en ligne (recherche bibliographique), et le site SAPRISTI qui recense beaucoup de publication scientifiques en ligne.
Avec les moteurs, la méthode consistait à rechercher les termes en tant qu'expression exacte, de préférence dans le titre de la page car c'était synonyme d'une plus grande précision
Grâce à ces outils, nous avons accédé à des sources d'information viables, venant principalement de sites d'écoles d'ingénieur, d'université, et d'instituts de recherche nationaux. Le reste de l'information provenait de sites de vulgarisation informatique, utiles pour une bonne compréhension du sujet.
Impressions
J'ai compris par ce travail que je me contentais d'une maîtrise très superficielle des outils de recherche d'internet. J'ai appris à faire une utilisation plus efficace des moteurs de recherche, sans quoi je n'aurais pas obtenus de résultats pertinents. Les recherches basiques ne fournissant que des résultats peu pertinents, j'ai pris le réflexe d'effectuer des recherches avancées, et j'en ai découvert toute l'utilité, de part le gain de temps qu'elles apportaient et de la qualité des résultats obtenus. Ces acquis me seront certainement d'une pleine utilité dans mes travaux futurs. J'ai apprécié aussi de pouvoir mettre à profit les connaissances du traitement de texte qu'on m'avait enseigné au premier semestre. En ce qui concerne la traduction, je n'ai peut être pas choisi le sujet le plus enrichissant pour moi car ma passion pour l'informatique me donnait déjà une bonne connaissance des termes recherchés, peu de surprises donc de ce côté. Raphaël
La microarchitecture est une technologie assez complexe qui requiert de connaître un vocabulaire approprié. Dans mes recherches, j'ai été confronté à des termes compréhensibles en anglais, mais qui n'avaient pas toujours d'équivalent spécifique en français. J'ai découvert une multitude de sites Web qui traitent de ce sujet, et aujourd'hui j'ai une meilleure connaissance du potentiel d'un ordinateur. J'ai du sélectionner des sites spécialisés en fonctions des terminologies à rechercher, et j'ai beaucoup évité les forums de discussion. J'ai exploité les liens que je trouvais sur ces sites, pour aboutir sur d'autres sites encore plus spécialisés dans un domaine donné et la majeure partie de mes résultats proviennent du site du constructeur Intel.
André
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Annexes
Article de vulgarisation
NationMaster.com
http://www.nationmaster.com/encyclopedia
[consulté le 01 Avril 2008]
Intel Core Microarchitecture
The Intel Core microarchitecture (previously known as the Intel Next­Generation Micro­
Architecture, or NGMA) is a multi­core processor microarchitecture unveiled by Intel in Q1 2006. It is based around an updated version of the Yonah core and could be considered the latest iteration of the Intel P6 microarchitecture, which traces its history back to the 1995 Pentium Pro. The extreme power consumption of NetBurst­based products and the resulting inability to effectively increase clock speed was the primary reason Intel abandoned the NetBurst architecture. The Intel Core Microarchitecture was designed by the team that previously designed the highly successful Pentium M mobile processor.
The architecture features lower power usage than before and is competitive with AMD in heat production. It has multiple cores and hardware visualization support (marketed as Virtualization Technology), as well as EM64T and SSSE3.
The first processors that used this architecture were code­named Merom, Conroe, and Woodcrest; Merom is for mobile computing, Conroe is for desktop systems, and Woodcrest is for servers and workstations. While architecturally identical, the three product lines differ in the socket used, bus speed, and power consumption. Core­based products are not branded Pentium; Woodcrest­based products form the Xeon 5100 series, while Conroe and Merom­
based processors are labeled as Core 2.
Technology
The Intel Core Microarchitecture is designed from the ground up, but similar to the Pentium M microarchitecture in design philosophy. The pipeline is 14 stages long ― less than half of Prescott's, a signature feature of wide order execution cores. Core's execution unit is 4­issues wide, compared to the 3­issue cores of P6, P­M (Banias, Dothan, and Yonah), and NetBurst microarchitectures. The new architecture is a dual core design with linked L1 cache and shared L2 cache engineered for maximum performance per watt and improved scalability.
One new technology included in the design is Macro­Ops Fusion, which combines two x86 instructions into a single micro­operation. For example, a common code sequence like a compare followed by a conditional jump would become a single micro­op. Other new technologies include 1 cycle throughput (2 cycles previously) of all 128­bit SSE instructions and a new power saving design. All components will run at minimum speed, ramping up speed dynamically as and when needed (similar to AMD's Cool'n'Quiet power­
saving technology, as well as Intel's own SpeedStep technology from earlier mobile processors). This allows the chip to produce less heat, and consume as little power as possible.
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For Woodcrest, the server and workstation variant, the front side bus (FSB) runs at 1333 MHz for most Woodcrest CPUs and 1066 MHz for the 1.60 and 1.86 GHz Woodcrest processors[1]
[2]. It is targeted to run at 667 MHz for Merom, the mobile variant. However the second wave of Meroms, supporting 800 MHz FSB, will be released on a different socket in early 2007. The desktop version is officially slated to use the 1066 MHz bus, with a later possibility of an Extreme Edition CPU with a 1333 MHz bus, and a future budget version with an 800 MHz FSB, but that would be slightly more limited due to its more restrictive bus.
Some believe that the FSB will prove to be the weak link for Intel, as the Core microarchitecture uses a shared bus, unlike AMD's HyperTransport. While not so critical in the mobile and desktop segments, this might be the handicap which will prevent Woodcrest­
MP from taking performance leadership from AMD Opteron on systems with more than 2 cores per socket. Intel attempted to alleviate this problem by the use of advanced prefetchers and memory disambiguation which try to hide main­memory­access latency. However, this is mitigated to some degree by the use of a separate front­side bus for each physical CPU package.
The power consumption of these new processors is extremely low ― average use energy consumption is to be in the 1­2 watt range in ultra low voltage variants, with Thermal Design Powers (TDPs) of 65 watts for Conroe and most Woodcrests, 80 watts for the 3.0 GHz Woodcrest, and 40 watts for the low­voltage Woodcrest. However, this is subject to change. In comparison, an AMD Opteron 875HE processor consumes 55 watts, while the new Energy Efficient Socket AM2 line fits in the 35 watt thermal envelope (specified a different way so not directly comparable). Merom, the mobile variant, is listed at 35 watts Thermal Design Power (TDP) for standard versions and 5 watts TDP for Ultra Low Voltage (ULV) versions.
Previously, Intel warned that it would now focus on power efficiency, rather than raw performance. However, at IDF in the spring of 2006, Intel advertised both. Some of the promised numbers are:
•
20% more performance for Merom at the same power level (compared to Core Duo) •
40% more performance for Conroe at 40% less power (compared to Pentium D) •
80% more performance for Woodcrest at 35% less power (compared to the original dual­core Xeon)
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Résumé du texte de vulgarisation
Présentation de la nouvelle architecture Core d'Intel
La nouvelle génération de microprocesseur multicoeur sortie en 2006 remplace l'ancienne génération de processeurs Intel Pentium Prescott basés sur la technologie vieillissante NetBurst, par la création de trois nouvelles gammes de processeurs (Merom, Conroe, Woodcrest), respectivement dédiées aux ordinateurs portables, ordinateurs de bureau, et serveurs. L'abandon de la technologie NetBurst permet à Intel d'introduire une nouvelle technologie en concurrence direct avec le constructeur AMD.
Les principales évolutions de ces processeurs par rapport à leur ancêtre Pentium portent sur l'élargissement des pipelines et de l'unité d'exécution, la combination des micro opérations et une limitation de la consommation au strict nécessaire, limitant ainsi la dissipation de chaleur.
Les fréquences de fonctionnement de ces processeurs varient entre 667 et 1333 Mhz selon les versions (portables, PCs, serveurs).Face à AMD, Intel aurait des problèmes de performance dans le secteur haut de gamme ,malgré les technologies réduisant la latence mémoire.
En comparaison avec les processeurs du concurrent AMD, la consommation d'énergie des processeurs Core est bien plus faible, bien qu'Intel envisage encore d'améliorer les performances de ses nouveaux produits (jusqu'à 80 % de performance en plus), pour une consommation d'énergie toujours moindre.
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