Ch 5

Université Virtuelle de Tunis
CIRCUITS LOGIQUES COMBINATOIRES
Chap-V: circuits arithmétiques
CIRCUITS LOGIQUES
COMBINATOIRES
Circuits arithmétiques
TRABELSI Hichem
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CIRCUITS LOGIQUES COMBINATOIRES
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Chap-V: Circuits arithmétiques
CIRCUITS ARITHMETIQUES
Objectif du chapitre
Le présent chapitre commence par l’étude des additionneurs complets afin de les utiliser
par la suite pour la réalisation des additionneurs binaires parallèles à plusieurs bits.
Nous expliquons ensuite la différence entre les additionneurs à propagation de retenue
et à anticipation de retenue. Nous enchaînons par l’étude des soustracteurs qui sont
obtenus à partir d’additionneurs en utilisant la notion de complément à 2. Nous
terminons ce chapitre par l’étude des multiplieurs et des unités arithmétiques et
logiques.
Additionneur
Demi-additionneur
C’est un circuit qui fournit la somme modulo 2 et la retenue de deux chiffres binaires. Appelons
Ai, Bi les deux variables d’entrée représentant les bits à additionner, Si la somme et Ri la retenue
(C : appelée "carry" en anglais).
La table de vérité du demi additionneur est la suivante :
Ai
0
0
1
1
Bi
0
1
0
1
Si
0
1
1
0
Ri
0
0
0
1
Table de vérité d'un demi-additionneur
On déduit alors les expressions logiques de Si et de Ri.
Si = Ai .Bi + Ai .Bi = Ai ⊕ Bi
Ri = Ai ⋅ Bi
Le circuit logique du demi-additionneur est donné par l’applet.
Le demi-additionneur ne peut faire que l’addition des deux chiffres de plus faible poids,
puisqu’il ne peut pas prendre en compte la retenue qui provient d’une addition précédente. Pour
résoudre cette difficulté on utilise un circuit à trois entrées: c'est l’additionneur complet (A.C).
Additionneur complet (A.C)
C’est un circuit qui fournit la somme et la retenue de deux chiffres binaires et de la retenue du
rang précédent.
Pour cela l’additionneur complet est un circuit à trois entrées Ai, Bi et Ri-1 (report précédent)
et possédant toujours deux sorties somme Si et retenue Ri.
La table de vérité de l’additionneur complet est donnée par le tableau suivant :
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Chap-V: Circuits arithmétiques
Ai
0
0
0
0
1
1
1
1
Bi
0
0
1
1
0
0
1
1
Ri-1
0
1
0
1
0
1
0
1
Si
0
1
1
0
1
0
0
1
Ri
0
0
0
1
0
1
1
1
Table de vérité d'un additionneur complet
-
L’expression de la somme Si est alors:
S i = A i .B i .R i −1 + A i .B i .R i −1 + A i .B i .R i −1 + A i .B i .R i −1
= A i ⋅ ( B i ⋅ R i −1 + B i ⋅ R i −1 ) + A i ⋅ ( B i ⋅ R i −1 + B i ⋅ R i −1 )
= A i .( B i ⊕ R i −1 ) + A i .( B i ⊕ R i −1 ) = A i ⊕ B i ⊕ R i − 1
-
L’expression de la retenue Ri est:
R i = A i .B i . R i − 1 + A i . B i .R i − 1 + A i .B i . R i − 1 + A i .B i .R i − 1
(
)
= A i .B i + A i .B i .R i −1 + A i .B i = ( A i ⊕ B i ).R i −1 + A i .B i
Ce qui conduit au schéma donné par l’applet.
Additionneur parallèle à retenue propagée
A partir des additionneurs complets (A.C), il est facile d'effectuer l'addition de deux nombres
binaires à N bits. Cette addition est réalisée par la mise en cascade de N additionneurs complets,
comme le montre le montage de la figure ci-dessous, Il s'agit d'un additionneur parallèle, parce
qu'on additionne toutes les colonnes en même temps.
+
RN-1 RN-2 ….. R1 R0
AN-1 ….. A2 A1 A0
BN-1 ….. B2 B1 B0
SN SN-1 ….. S2 S1 S0
A0
B0
Ri-1
Si
Ai (A.C)
Ri
Bi
A1
B1
Ri-1
Si
Ai (A.C)
Ri
Bi
A2
B2
Ri-1
Si
Ai (A.C)
Ri
Bi
AN-1
BN-1
Ri-1
Si
Ai (A.C)
Ri
Bi
S0
R0
S1
R1
S2
R2
SN-1
RN-1
Additionneur parallèle de deux nombres binaires à N bits
L’applet suivant donne un exemple d’addition de deux nombres binaires à 4 bits.
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Additionneur à retenue anticipée
Les additionneurs parallèles étudiés précédemment appelés aussi additionneurs à retenue
propagée, présentent un inconvénient lié à la limitation de leur rapidité d'exécution des
opérations. Cette limitation est due à un phénomène appelé propagation du report, illustrée par
l'addition suivante de deux nombres binaires à 4 bits, effectuée à partir de quatre additionneur
complets :
R3
R2
R1
R0
R-1
+
A3
B3
A2
B2
A1
B1
A0
B0
S4
S3
S2
S1
S0
La sortie S4 de l'additionneur complet (A.C)4 est fonction des retenues précédentes et en
particulier de R0, qui se propage à travers les quatre (A.C) avant d’arriver à S4. Il y a donc un
retard qui dépend de la vitesse de propagation des (A.C). Par exemple si chaque (A.C) présente
un retard de propagation de 50 ns, le résultat final ne s'affichera que 200 ns après l’application
des deux nombres à additionner.
De toute évidence cette situation empire si on veut additionner des nombres à plusieurs bits.
Heureusement, les concepteurs de C.I ont trouvé des solutions qui réduisent ce retard en
utilisant l'additionneur à retenue anticipée (Look-Ahead Carry: L.A.C). Dans ce dispositif toutes
les retenues sont calculées en parallèle, à partir des données, sans même calculer les sommes
partielles.
Pour expliquer le principe de l'additionneur à retenue anticipée, revenons à l'expression de la
retenue de l'additionneur complet:
R i = ( Ai ⊕ B i ).R i −1 + Ai .B i
Pour éviter des temps de calcul cumulatifs, il ne faut pas attendre un résultat de calcul de la
retenue précédente pour effectuer le calcul de la retenue suivante. Pour cela il faut
systématiquement recalculer chaque terme de l'expression ci-dessus de la façon suivante:
•
On définit la variable génération :
Gi = Ai.Bi
Quand Ai = Bi = 1 ⇒ Gi = 1, (Ri=1) une retenue propre à la colonne i sera générée
indépendamment des colonnes précédentes.
• On définit la variable de propagation :
Pi = Ai⊕Bi
Quand Ai ou bien Bi vaut 1 ⇒ Pi = 1, (Ri = Ri-1) on dit que la retenue de la colonne i-1 est
propagée .
L'expression de Ri peut s’écrire de la façon suivante:
Ri = Gi + Pi.Ri-1
Cette expression montre que la colonne i fournit une retenue si elle en génère une ou qu'elle
propage celle de la colonne précédente.
On en déduit aisément les expressions des retenues de chaque colonne en fonction des termes
de génération et de propagation:
R0 = G0 + R-1.P0
R1 = G1 + R0.P1 = G1 + G0.P1 + R-1.P0.P1
R2 = G2 + R1.P2 = G2 + G1.P2 + G0.P1.P2 + R-1.P0.P1.P2
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R3 = G3 + R2.P3 = G3 + G2.P3 + G1.P2.P3 + G0.P1.P2.P3 + R-1.P0.P1.P2.P3
G
P
On voit ainsi que chacune des retenues ne dépend que des nombres à additionner par
l'intermédiaire des fonctions Gi et Pi et de la retenue rentrante R-1.
Une fois calculées les expressions des retenues, on calculera l'expression des sommes
partielles Si en fonction de Gi et Pi:
Si = Ai ⊕ Bi ⊕ Ri-1 = Pi ⊕ Ri-1
avec Ri-1 est fonction de Gi et Pi
On note bien que les temps de calcul des retenues sont égaux à la somme des temps de transit
dans une porte ET et une porte OU en cascade. Cela montre l'augmentation de la rapidité
d'exécution des opérations, d'où l'intérêt des additionneurs à retenues anticipées. Toute fois cette
rapidité s'accompagne d'une augmentation sensible de la complexité du circuit interne des
additionneurs. Une telle complexité n'est plus un problème avec l'évolution de la technologie
intégrée.
De nombreux additionneurs sous forme intégrée exploitent la technique de l'anticipation du
report afin de réduire le temps de retard de propagation.
La structure d'un additionneur à retenue anticipée est donnée par la figure ci-dessous :
B3 A3
B2 A2
B1 A1
B0 A0
Calcul des
Pi et Gi
P3
G3 G2 P3
G3
P2
P2
G0 P2 P3 P1 R-1
G1 P3 P3 P1 P2 P0
G2
P1
P2 P0
P1
G2 G1 P2 G0 P2 P1 R-1
G1
P0
G0
G1 P1 G0 P1 P0 R-1
G0 P0 R-1
Calcul des
restes Ri
R3
B3 A3
R2
B2 A2
R1
B1 A1
R0
B0 A0
R-1
R4
S3
S2
S1
Calcul des
sommes Si
S0
Structure d'un additionneur à retenue anticipée
Cette structure d'additionneur à retenue anticipée est celle qui est adoptée pour la réalisation
des circuits intégrés (on ne fabrique plus les additionneurs à retenues propagées). Parmi les
additionneurs les plus courant le C.I 7483.
Il existe d'autres circuits intégrés qui ne calculent que les retenues Ri en fonction de Gi et Pi et
les deux termes de génération G et propagation P, c'est le cas du générateur de retenue anticipée
(Look-Ahead Carry: L.A.C) 74182. C'est un circuit très utile car il sert à anticiper la création du
report, surtout quand on l’utilise avec l'unité arithmétique et logique, qui fera l'objet de la fin de
ce chapitre.
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Additionneur B.C.D
Avant d’étudier ce type d’additionneur, voyons les étapes à suivre pour additionner en code
B.C.D.
- Additionner les représentations codées BCD pour chaque rang du chiffre décimal.
- Pour les rangs du nombre dont la somme est inférieure à 9, la réponse est déjà une
représentation B.C.D, aucune correction n’est nécessaire.
- Quand la somme dépasse 9, il faut faire une correction en additionnant 6 (0110), ceci à pour
effet de générer un report ramené au rang supérieur.
Exemple :
889
+376
1265
en B.C.D
report →
1
1
1000
0011
1100
0110
0010
1
1000
0111
0000
0110
0110
1001
0110
1111
0110 ← terme de correction
0101
Un additionneur BCD doit pouvoir matérialiser les étapes précédentes.
En général, quand deux représentations codées B.C.D A3A2A1A0 et B3B2B1B0 sont
appliquées à un additionneur parallèle 4 bits, il réalise l’opération suivante :
A3 A2 A1 A0
+ B3 B2 B1 B0
S4 S 3 S 2 S 1 S 0
En B.C.D, il existe six combinaisons interdites appelées pseudo-tétrades qui sont 1010, 1011,
1100, 1101, 1110 et 1111. Chaque fois que le résultat est une pseudo-tétrade ou supérieur à 15
(S4 = 1), il faut faire la correction en ajoutant 6 (0110). Pour cela il faut détecter ces pseudotétrades ainsi que la mise à 1 de la retenue d’ordre le plus élevé S4 pour effectuer cette
correction.
Le diagramme de Karnaugh suivant nous montre comment on peut effectuer cette opération.
S 1 .S 0
S 1 .S 0
S 1 . .S 0
S 1 .S 0
0
0
0
0
0
0
0
0
1
0
1
0
1
1
1
1
S 3 .S 2
S 3 .S 2
S 3 .S 2
S 3 .S 2
On définit une variable logique P qui indique la présence d’une pseudo-tétrade.
L’expression de P se déduit du diagramme de Karnaugh (qui indique les six pseudo-tétrades
en caractère gras) par la relation suivante :
P = S2.S3 + S1.S3
Comme la correction doit se faire en présence d’une pseudo-tétrade ou en présence de S4, on
définit alors le terme X par la relation suivante :
X = S4 + S2.S3 + S1.S3
Quand X = 1, il faut additionner la correction (0110).
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La figure ci-dessous montre le circuit de l’additionneur B.C.D. Il est composé de deux
additionneurs 7483 et de quelques portes logiques qui produisent le terme de correction X.
Y3 Y2 Y1 Y0
B3 B2 B1 B0
C4
X3 X2 X1 X0
A3 A2 A1 A0
7483
C0
Report venant du
digit inférieur
S3 S2 S1 S0
Report vers le
digit supérieur
X
B3 B2 B1 B0
A3 A2 A1 A0
7483
C0
S3 S2 S1 S0
S3 S2 S1 S0
Additionneur B.C.D
Il est possible de raccorder plusieurs additionneurs B.C.D en cascade pour additionner des
nombres à N bits.
La figure suivante illustre l’addition de deux nombres B.C.D à huit digits.
B7 B6 B5 B4
X
A7 A6 A5 A4
Additionneur B.C.D
S7
S6
S5
S4
B3 B2 B1 B0
Report
C0
X
A3 A2 A1 A0
Additionneur B.C.D
S3
S2
S1
C0
S0
Mise en cascade de deux additionneur B.C.D
Soustracteur
La soustraction se résume à une opération d’addition, si on exprime les nombres négatifs selon
la notation en complément à 2 (voir chapitre-I).
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Soit à soustraire les deux nombres binaires à 4 bits suivants:
A3 A2 A1 A0
+ B 3 B 2 B1 B 0
1
D4 D3 D2 D1 D0
Pour effectuer cette soustraction en utilisant l'additionneur complet, il faut tout d'abord
effectuer le complément à 2 de B3B2B1B0, pour cela on prend le complément à 1 à l'aide des N
inverseurs et on ajoute ensuite 1 au bit de poids le plus faible, le résultat de la soustraction
apparaîtra sur les sorties de l'additionneur, en code exact ou en complément à 2 selon le bit de
signe D3 (M.S.B). La retenue D4 représentée n'est pas significative.
La figure ci-dessous montre comment un additionneur peut servir comme soustracteur.
B3 B2 B1 B0
A3 A2 A1 A0
Report non
significatif
C4 Addidionneur à 4 bits C0
D3
D2
D1
5V
D0
Soustracteur à l'aide d'additionneur
Si veut effectuer l’opération d’addition ou de la soustraction selon qu'on utilise B comme
nombre positif ou négatif (complémenté à 2). On peut voir à la figure ci-dessous un circuit qui
sert à la fois comme additionneur et soustracteur de deux nombres binaires à 4 bits.
A3 A2 A1 A0
+/-
B3 B2 B1 B0
S4
S3 S2 S1 S0
A0
C0
B0
A1
B1
S0
additionneur
S1
A2
S2
B2
A3
S3
B3
C4
ADD = 0
S4
SUB = 1
Additionneur-soustracteur de 2 nombres binaires à 4 bits
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Des portes XOR ont été rajoutées aux entrées Bi de chaque additionneur comme inverseurs
commandés par un signal de commande ( ADD = 0 en addition et SUB = 1 en soustraction).
- Quand ADD = 0, les entrées Bi ne sont pas inversées et C0 = 0, le circuit fonctionne alors
comme un additionneur.
- Quand Sub = 1, les entrées Bi sont inversées et C0 = 1, alors le nombre B est complémenté à 2,
par conséquent le circuit fonctionnera comme soustracteur.
Quand on effectue une opération de soustraction, le report C4 est mis à 0 par la porte ET, car il
n'est pas un chiffre significatif.
L’applet suivant donne un exemple d’addition ou bien de soustraction de deux nombres binaires
à 4 bits.
Multiplieur
Le processus de la multiplication est illustré par un exemple de multiplication de deux nombres
binaires à 4 bits suivant :
∑
3
5
P7
∑ 15
a3b2
2
∑ 5 ∑ 24
a3b3 a2b3
∑ 34 ∑ 33
P6
a3 a2
b3 b2
a3b0 a2b0
a3b1 a2b1 a1b1
∑ 14 ∑ 13 ∑ 12
a2b2 a1b2 a0b2
∑ 32 ∑ 22 ∑ 12
a1b3 a0b3
∑ 32 ∑ 13
P5
P4
P3
P2
a1 a0
b1 b0
a1b0 a0b0
a0b1
∑ 11
Multiplicande
Multiplicateur
1er produit partiel
2ème produit partiel + décalage
Somme partielle ∑
1
3ème produit partiel + décalage
Somme partielle ∑
2
4ème produit partiel + décalage
Somme partielle ∑
P1
P0
3
Produit
La multiplication de deux nombres binaires à 4 bits est effectuée par un multiplieur parallèle
utilisant des additionneur complets (A.C) selon le schéma ″cellulaire″ de la figure ci-dessous.
a3b0
0
A.C
∑
A.C
A.C
P7
a3b2
P6
a3b3
A.C
P5
A.C
a2b2
∑
a2b3
A.C
P4
A.C
a2b1
∑
∑
∑
∑
a3b1
a2b0
A.C
A.C
P3
a1b1
A.C
a0b1
∑
a1b2
A.C
a0b2
∑
∑
a1b3
A.C
a1b0 a0b0
a0b3
P2
P1
P0
Multiplieur parallèle 4x4 bits à base d’additionneurs complets
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Si on veut réaliser ce multiplieur à partir d’additionneurs intégrés 7483, on obtient le
montage de la figure ci-dessous.
a3b1 a2b1 a1b1 a0b1
a3b0 a2b0 a1b0 a0b0
B3 B2 B1 B0 A3 A2 A1 A0
C0
C4 ADDITIONNEUR 7483
S0
S 3 S2 S1
a3b2 a2b2 a1b2 a0b2
B3 B2 B1 B0 A3 A2 A1 A0
C0
C4 ADDITIONNEUR 7483
S3 S2 S1
S0
a3b3 a2b3 a1b3 a0b3
B3 B2 B1 B0 A3 A2 A1 A0
C4 ADDITIONNEUR 7483
C0
S3 S2 S1 S0
P7
P6 P5 P4 P3
P2
P1
P0
Multiplieur parallèle 4x4 bits à base d’additionneurs 7483
Unité arithmétique et logique (U.A.L) :74181
C’est un circuit intégré capable d’effectuer des opérations logiques ou arithmétiques sur des
mots de 4 bits. Il dispose de :
- Huit entrées relatives aux deux nombres binaires à traiter A = A3A2A1A0 et B = B3B2B1B0.
- Une entrée de retenue Cn.
- Cinq entrées de sélections S3S2S1S0 complétées par une entrée M.
• Si M =1, l’U.A.L effectue une opération logique selon le code de sélection.
• Si M =0, l’U.A.L effectue une opération arithmétique selon le code de sélection.
- Quatre sortie F = F3F2F1F0, pour afficher le résultat de sortie.
- Une sortie de la retenue Cn+4.
- L’U.A.L comprend un comparateur qui met la sortie A=B à 1, chaque fois que les entrées A et
B sont égales et cela indépendamment du résultat F.
- Deux sorties relatives aux termes de propagation P (ou X) et de génération G (ou Y).
D’après le schéma interne du 74181 donné ci-dessous, on peut déduire les expressions
logiques suivantes :
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Fi = X i ⊕ Yi ⊕ C i −1 pour i=0,1,2,3
X i = Ai .Bi .S 3 + Ai .B i .S 2 Xi dépend de Ai, Bi et uniquement de S3, S2.
Yi = B i .S 1 + Bi .S 0 + Ai
Yi dépend de Ai, Bi et uniquement de S1, S0.
C −1 = M .C n
C 0 = M .(Y0 + X 0 .C n )
C1 = M .(Y1 + Y0 .X 1 + X 1 .X 0 .C n )
C 2 = M .(Y2 + Y1 .X 2 + Y0 .X 2 .X 1 + X 2 .X 1 .X 0 .C n )
a- En mode logique : M=1, on a :
Ci-1=1, quelle que soit la valeur de i.
Fi = X i ⊕ Yi ⊕ 1 = X i ⊕ Yi = X i .Yi + X i .Y i
En remplaçant Xi et Yi par leurs expressions, données ci-dessus, on obtient pour chaque code
S3 S2 S1 S0 une expression logique Fi. On résume dans le tableau ci-dessous les différents cas
possibles.
b- En mode arithmétique : M=0, on a :
Fi = X i ⊕ Yi ⊕ C i −1
Les termes Ci-1 peuvent avoir deux expressions possibles selon que C n =0 (sans retenue) ou
C n =1 (avec retenue).
On résume dans le tableau ci-dessous les différents fonctions réalisées par le 74181, pour des
opérandes actifs au niveau haut.
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Cn A3 A2 A1 A0
M
S3
S2
S1
S0
X
U.A.L : 74181
Y
F 3 F2 F1 F0
Sélection
B3 B2 B1 B0
Fonctions
logiques
(M = 1)
A=B
Cn+4
Fonctions arithmétiques (M = 0)
0
0
0
0
F=A
Cn=1
(sans retenue)
F=A
0
0
0
1
F = A+ B
F = A+B
F = (A+B) plus 1
0
0
1
0
0
0
1 1
F = A.B
F=0
F = A+ B
F= Moins 1
(complément à 2)
F = (A+ B ) plus 1
F=0
0
1
0 0
F = A.B
F = A plus A. B
F = A plus A. B plus1
0
1
0
1
0
1
1
0
F=B
F = A⊕ B
F = (A+B)plus A. B
F = A moins B moins 1
F = (A+B) plus A. B plus 1
F = A moins B
0
1
1
1
F = A. B
1
0
0
0
F = A+ B
F = A. B moins 1
F = A plus A.B
F = A. B
F = A plus A.B plus 1
1
0
0
1
F = A plus B
F = A plus B plus 1
1
0
1
0
F = A⊕ B
F=B
1
0
1
1
F = A.B
1
1
0
0
F=1
F = A plus A
F = A plus A plus 1
1
1
0
1
F = (A+B) plus A plus 1
1
1
1
0
F = A+ B
F = A+B
F = (A+B) plus A
1
1
1
1
F=A
F = (A+ B ) plus A
F = A moins 1
F = (A+ B ) plus A plus 1
F=A
S3 S2 S1 S0
F = (A+ B ) plus A.B
F = A.B moins 1
Cn=0
(avec retenue)
F = A plus 1
F = (A+ B ) plus A.B plus 1
F = A.B
Fonctions réalisées par 74181 pour des opérandes actifs
au niveau haut
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Pour des opérandes actifs au niveau bas, on a le tableau suivant.
Cn A3 A2 A1 A0
M
S3
S2
S1
S0
P
U.A.L : 74181
G
F 3 F2 F1 F0
Sélection
B3 B2 B1 B0
Fonctions
logiques
(M = 1)
A=B
Cn+4
Fonctions arithmétiques (M = 0)
0
0
0
0
F=A
Cn=0
(sans retenue)
F = A moins 1
0
0
0
1
F = A.B
F = A.B moins 1
F = A.B
0
0
1
0
0
0
1 1
F= A+ B
F=1
F = A. B moins 1
F = Moins 1
(complément à 2)
F = A. B
F=0
0
1
0 0
F= A+ B
F = A plus (A+ B )
F = A plus (A+ B ) plus 1
0
1
0
1
F=B
F = A.B plus (A+ B )
0
1
1
0
F = A⊕ B
F = A moins B moins 1
F = A.B plus (A+ B ) plus
1
F = A moins B
0
1
1
1
F = A+ B
1
0
0
0
F = (A+ B ) plus 1
F = A plus (A+B) plus 1
1
0
0
1
F = A plus B
F = A plus B plus 1
1
0
1
0
F = A.B
F = A⊕ B
F=B
F = A+ B
F = A plus (A+B)
1
0
1
1
F = A+B
F = A. B plus (A+B)
F = A+B
F = A. B plus (A+B) plus1
F = (A+B) plus 1
1
1
0
0
F=0
F=A
F = A plus A plus 1
1
1
0
1
F = A.B plus A plus 1
1
1
1
0
F = A. B
F = A.B
F = A.B plus A
1
1
1
1
F=A
F = A. B plus A
F=A
F = A B plus A plus 1
F = A plus 1
S3 S2 S1 S0
Cn=1
(avec retenue)
F=A
Fonctions réalisées par 74181 pour des opérandes actifs
au niveau bas
13
TRABELSI Hichem
Université Virtuelle de Tunis
CIRCUITS LOGIQUES COMBINATOIRES
_____________________________________________________________________________________________________________________________________________
Chap-V: Circuits arithmétiques
S3
S2
S1
S0
G ou Y
X3
B3
ou
B3
Y3
P ou X
A3
ou
A3
F3
ou
F3
X2
B2
ou
B2
C2
Y2
A2
ou
A2
F2
ou
F2
X1
B1
ou
B1
C1
Y1
F1
ou
F1
A1
ou
A1
X0
B0
ou
B0
A0
ou
A0
CN+4
ou
CN+4
C0
F0
ou
F0
Y0
C-1
M
CN ou CN
Schéma interne de l’UAL 74181
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